KR100527549B1 - 반도체소자의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 실린더형 저장전극 형성공정시 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극으로 예정되는 부분을 노출시키는 층간절연막을 형성한 다음, 저장전극용 도전층을 형성하고, 그 상부에 상기 반도체기판의 셀영역을 보호하는 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 저장전극용 도전층을 식각하여 상기 반도체기판의 주변회로영역 및 스크라이브 라인상의 저장전극용 도전층을 모두 제거함으로써 후속공정시 파티클의 원인을 제거하여 소자간에 브리지가 발생하는 것을 방지하고, 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 저장전극 형성방법

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로서, 특히 실린더형 저장전극을 형성한 다음, 주변회로영역에 저장전극용 도전층의 잔류물이 남는 것을 방지하여 파티클의 원인을 방지함으로써 소자의 특성 및 공정수율을 향상시키는 방법에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체막으로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전체막의 유전상수(dielectric constant), A 는 저장전극의 표면적, T 는 유전체막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법이 있다.

상기와 같이 저장전극의 표면적을 증가시키기 위하여 실린더형, 핀형, 적층형 등의 저장전극 구조를 사용한다.

이하, 도시되지는 않았지만 종래기술에 대하여 살펴보기로 한다.

먼저, 반도체기판 상부에 소자분리 절연막과 모스전계효과 트랜지스터 및 비트라인 등의 하부구조물을 형성한 다음, 저장전극으로 예정되는 부분을 노출시키는 제1층간절연막을 형성한다.

그 다음, 상기 제1층간절연막 상부에 저장전극용 도전층을 형성하고, 전표면 상부에 제2층간절연막을 형성하여 평탄화시킨다.

그리고, 상기 제2층간절연막과 저장전극용 도전층을 전면식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 상기 저장전극용 도전층의 상부를 분리시킨다.

그 후, 상기 제2층간절연막 및 제1층간절연막을 제거하여 실린더형 저장전극을 형성한다.

상기와 같은 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극용 도전층의 상부를 분리하여 실린더형 저장전극을 형성하는 식각공정시 주변회로부 상의 토폴로지에 의하여 상기 저장전극용 도전층이 잔류물이 남아 후속공정시 리프팅되어 파티클의 원인이 되어 브리지를 발생시켜 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극 형성공정시 전체표면 상부에 저장전극용 도전층을 형성한 다음, 반도체기판의 셀영역을 보호하는 감광막 패턴을 식각마스크로 사용하여 상기 반도체기판의 주변회로영역 상의 상기 저장전극용 도전층을 제거한 다음, CMP 또는 전면식각공정으로 상기 저장전극용 도전층의 상부를 분리시킴으로써 저장전극용 도전층의 잔류물이 발생하는 것을 방지하여 파티클의 원인을 제거하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,

소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,

상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,

전체표면 상부에 절연막을 형성한 다음, 전면식각하여 상기 비트라인의 측벽에 절연막 스페이서를 형성하는 공정과,

전체표면 상부에 저장전극으로 예정되는 부분을 노출시키되, 상기 저장전극 콘택플러그를 노출시키는 콘택홀을 구비하는 제2층간절연막을 형성하는 공정과,

전체표면 상부에 상기 저장전극 콘택플러그와 접속되는 저장전극용 도전층을 형성하는 공정과,

상기 저장전극용 도전층 상부에 상기 반도체기판의 셀영역을 보호하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 저장전극용 도전층을 식각하는 공정과,

상기 셀영역을 평탄화시켜 상기 저장전극 도전층의 상부를 분리시킨 후, 상기 감광막 패턴을 제거하는 공정과,

상기 제2층간절연막을 습식식각공정으로 제거하여 상기 저장전극 도전층을 노출시키는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

먼저, 반도체기판(21) 상부에 소자분리 절연막(도시안됨)과 모스전계효과 트랜지스터 등의 하부구조물을 형성하고, 전체표면 상부에 비트라인 콘택홀(도시안됨) 및 저장전극 콘택홀(도시안됨)을 구비하는 제1층간절연막(23)을 형성한다. 상기 제1층간절연막(23)은 BPSG(boro phospho silicate glass) 또는 USG(undoped silicate glass) 산화막을 이용하여 형성한다.

그 다음, 전체표면 상부에 상기 비트라인 콘택홀 및 저장전극 콘택홀을 매립하는 도전층(도시안됨)을 형성한 후, 전면식각 또는 CMP공정으로 제거하여 비트라인 콘택플러그(도시안됨) 및 저장전극 콘택플러그(25)를 형성한다. 상기 도전층은 500 ∼ 530℃의 저온에서 형성한다.

다음, 상기 구조 전표면에 비트라인용 도전층(26), 마스크 절연막(27)의 적층구조를 형성하고, 비트라인으로 예정되는 부분을 보호하는 비트라인 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 상기 비트라인 콘택플러그와 접속되는 비트라인을 형성한다. 이때, 상기 비트라인용 도전층(26)은 다결정실리콘층 또는 폴리사이드구조로 형성하고, 상기 마스크 절연막(27)은 질화막으로 형성한다.

그 다음, 전체표면 상부에 절연막을 형성한 후 전면식각하여 상기 적층구조의 측벽에 절연막 스페이서(29)를 형성한다. 이때, 상기 절연막은 질화막으로 형성한다.

다음, 전체표면 상부에 BPSG 또는 PSG 산화막으로 제2층간절연막(31)을 형성한다. (도 1참조)

그 다음, 상기 제2층간절연막(31) 상부에 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 제2층간절연막(31)을 식각하여 상기 저장전극 콘택플러그(25)를 노출시키되, 상기 절연막 스페이서(29) 및 마스크 절연막(27)과 식각선택비차이를 이용하여 식각공정을 실시한다.

그 후, 전체표면 상부에 상기 저장전극 콘택플러그(25)와 접속되는 저장전극용 도전층(33)을 형성한다.

다음, 상기 저장전극용 도전층(33) 상부에 상기 반도체기판(21)의 셀영역을 보호하는 감광막 패턴(35)을 형성한다. (도 2참조)

그 다음, 상기 감광막 패턴(35)을 식각마스크로 상기 저장전극용 도전층(33)을 식각하여 상기 반도체기판(21)의 주변회로영역 및 스크라이브 라인영역을 노출시킨다. 상기 식각공정은 등방성 건식식각방법으로 실시한다.

다음, 전면식각 또는 CMP공정을 실시하여 상기 셀영역 상의 감광막 패턴(35), 저장전극용 도전층(33) 및 소정 두께의 제2층간절연막(31)을 제거한다. (도 3참조)

그 다음, 상기 감광막 패턴(35)을 제거하고, 상기 제2층간절연막(31)을 습식식각방법으로 제거하여 상기 저장전극용 도전층(33)을 노출시킨다. 상기 습식식각공정은 50 : 1 의 농도를 갖는 HF용액이나 9 : 1의 농도를 갖는 BOE(buffered oxide etchant)용액을 이용하여 실시한다. (도 4참조)

그 후, 상기 구조 상부에 유전체막(도시안됨) 및 플레이트 전극(도시안됨)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 실린더형 저장전극 형성공정시 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극으로 예정되는 부분을 노출시키는 층간절연막을 형성한 다음, 저장전극용 도전층을 형성하고, 그 상부에 상기 반도체기판의 셀영역을 보호하는 감광막 패턴을 형성한 다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 저장전극용 도전층을 식각하여 상기 반도체기판의 주변회로영역 및 스크라이브 라인상의 저장전극용 도전층을 모두 제거함으로써 후속공정시 파티클의 원인을 제거하여 소자간에 브리지가 발생하는 것을 방지하고, 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 이점이 있다.

도 1 내지 도 4 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

21 : 반도체기판 23 : 제1층간절연막

25 : 저장전극 콘택플러그 26 : 비트라인용 도전층

27 : 마스크 절연막 29 : 절연막 스페이서

31 : 제2층간절연막 33 : 저장전극용 도전층

35 : 감광막 패턴

Claims (8)

1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,

   상기 비트라인 콘택플러그와 접속되는 비트라인을 형성하는 공정과,

   전체표면 상부에 절연막을 형성한 다음, 전면식각하여 상기 비트라인의 측벽에 절연막 스페이서를 형성하는 공정과,

   전체표면 상부에 저장전극으로 예정되는 부분을 노출시키되, 상기 저장전극 콘택플러그를 노출시키는 콘택홀을 구비하는 제2층간절연막을 형성하는 공정과,

   전체표면 상부에 상기 저장전극 콘택플러그와 접속되는 저장전극용 도전층을 형성하는 공정과,

   상기 저장전극용 도전층 상부에 상기 반도체기판의 셀영역을 보호하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 저장전극용 도전층을 식각하는 공정과,

   상기 셀영역을 평탄화시켜 상기 저장전극 도전층의 상부를 분리시킨 후, 상기 감광막 패턴을 제거하는 공정과,

   상기 제2층간절연막을 습식식각공정으로 제거하여 상기 저장전극 도전층을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 제1층간절연막은 BPSG 또는 USG 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
3. 제 1 항에 있어서,

   상기 비트라인 콘택플러그와 저장전극 콘택플러그를 형성하기 위한 도전층은 500 ∼ 530℃에서 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
4. 제 1 항에 있어서,

   상기 비트라인은 상부에 질화막이 적층되어 있는 다결정실리콘층 또는 폴리사이드구조로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
5. 제 1 항에 있어서,

   상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
6. 제 1 항에 있어서,

   상기 제2층간절연막은 BPSG 또는 PSG 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
7. 제 1 항에 있어서,

   상기 저장전극용 도전층은 등방성 건식식각방법으로 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
8. 제 1 항에 있어서,

   상기 습식식각공정은 50 : 1의 농도를 갖는 HF용액이나 9 : 1 의 농도를 갖는 BOE용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.