KR20000027636A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소오스/드레인영역과 연결되는 콘택 플러그와 절연된 비트라인을 형성하고, 전면에 식각장벽층이 아닌 다결정실리콘층을 형성하고, 전하저장전극의 높이를 결정하는 절연막을 도포한 후에 전하저장전극 마스크를 사용하는 자기정렬 콘택 방법으로 콘택 플러그와 접촉되는 다결정실리콘층을 노출시키고 전하저장전극을 형성하였으므로, 콘택 플러그와 전하저장전극간의 콘택 면적이 증가되고, 비트라인과 전하저장전극간의 단락이 방지되며, 스크라이브 라인에서의 전하저장전극 패턴 리프팅에 의한 파티클 증가나 셀영역에서의 단락이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 콘택 플러그를 구비하는 전하저장전극을 자기정렬 콘택 공정을 형성할 때, 콘택 플러그,와 접촉되는 식각장벽층 대신에 다결정실리콘층을 형성하고, 후속 자기졍렬 콘택 공정을 진행하여 비트라인과 전하저장전극간의 단락을 방지하고, 콘택 플러그와 전하저장전극간의 콘택 면적을 증가시키며, 스크라이브 라인에서의 전하저장전극 형성시의 패턴이 리프팅 되는 것을 방지하여 파티클 증가나 그에 따른 오염과 단락등이 일어나지 않도록하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
이때 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다.
따라서 캐패시터의 정전용량(C)은 C=(ε0×εr×A)/T (여기서 ε0은 진공 유전율(permitivity of vacuum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 표면적, T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질,예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제 소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
더욱이 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정 실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.
그러나 상기와 같은 종래 기술에 따른 반도체 소자의 전하저장전극 제조방법은 캐패시터의 높이를 증가시키면 단차에 의해 후속 공정이 어려워지고, 디램의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워지고 있다.
또한 셀 효율을 증가시키기 위하여 비트라인당 셀수를 기존에 비해 2배 이상으로 설계를 가져가고 있어 셀 캐패시터의 정전용량은 더욱 증가되어야 하는데, 캐패시터의 사용가능한 표면적은 감소되고 있어, 현재 사용되는 핀형이나 실린더형 캐에서는 캐패시터의 높이를 증가시키고, 전하저장전극 사이의 간격을 감소시키며, 반구형실리콘(hemi spherical silicon grain; 이하 HSG라 칭함)을 사용하는 등의 방법으로 유효표면적을 증가시키고 있다.
상기와 같은 종래 기술에 따른 반도체 소자의 캐패시터는 전하저장전극 사이의 간격 감소로 인하여 이 부분에서의 디자인룰이 여유가 없어져 인접한 전하저장전극 사이의 브릿지 불량 발생이 증가되고 있으며, 이러한 현상은 HSG를 사용하는 경우 더욱 증가되는 것으로 보고되고 있어 수율이 더욱 떨어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(1)상에 소자분리 산화막(10)과 게이트산화막(11)을 형성하고, 마스크 산화막(13) 패턴과 중첩되어있는 워드라인(12)과 스페이서(14)를 형성한 후, 상기구조의 전표면에 제1산화막(15)과 제1평탄화막(16)을 순차적으로 형성한다.
그다음 상기 반도체기판(10)에서 전하저장전극 및 비트선 콘택으로 예정되어있는 부분상의 제1평탄화막(16)과 제1산화막(15)을 순차적으로 식각하여 반도체기판(10)을 노출시키는 콘택홀(17)을 형성하고, 상기 콘택홀(17)을 메우는 콘택 플러그(18)를 형성한 후, 상기 제1평탄화막(16)상에 비트라인(20)을 형성하되, 상기 비트라인(20)의 상하에는 제2산화막(19)과 비트라인 마스크산화막(21)이 중첩되어있다. (도 1a 참조).
그후, 상기 비트라인(20) 측벽에 비트라인 스페이서(22)를 형성하고, 상기 구조의 전표면에 질화막등의 재질로된 식각장벽층(23)과 캐패시터 산화막이되는 제2평탄화막(24)을 순차적으로 형성한 후, 전하저장전극 마스크를 사용한 자기정렬 콘택 방법으로 상기 콘택 플러그(18)상의 제2평탄화막(24)과 식각장벽층(23)을 순차적으로 제거하여 상기 콘택 플러그(18)를 노출시키는 내부 콘택홀(25)를 형성하고, 상기 구조의 전표면에 도핑된 다결정실리콘층(26)을 형성한 후, 제3평탄화막(27)을 순차적으로 형성한다. (도 1b 참조).
그다음 상기 제2평탄화막(24)상의 제3평탄화막(27)과 다결정실리콘층(26)을 순차적으로 전면식각하여 다결정실리콘층(26) 패턴으로된 이웃한 전하저장전극들을 독립시킨 후, 상기 제3평탄화막(27)을 제거하여 전하저장전극을 완성한다. (도 1c 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은, 내부 콘택홀 하부 양측에는 비트라인을 감싸는 질화막으로된 식각장벽층이 형성되어잇어 콘택 플러그와 그 상부의 전하저장전극간의 콘택 면적이 감소되어 오정렬시에는 접촉불량을 초래하게되고, 자기정렬 콘택 공정에서 질화막을 제거하는 공정시 과도식각을 하게되는데, 이때 이웃한 비트라인과 내부 콘택홀간의 간격이 감소되어 과도식각에 의해 단락이 발생되어 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 문제점이 있다.
또한 내부콘택홀 형성을 위한 감광막패턴 형성시 스크라이브 라인 영역에는 공정상의 필요에의해 각종 패턴들, 예를들어 마스크 정렬키나 오버레인키등이 감광막으로 형성되었다가 후속 전하저장전극 형성 공정시 셀 지역과 마찬가지로 패턴이 형성되는데, 스크라이브라인 영역의 패턴들은 셀 영역과는 달리 패턴의 하부에 절연막만이 존재하게 되므로 상기의 캐패시터 산화막 식각 공정시 절연막 사이로 습식 식각용액이 스며들어 패턴이 떨어져나가 파티클이 증가되고, 이에 따라 패턴이 오염되거나 캐패시터간의 전기적 단락등의 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은
비트라인 및 그 측벽의 스페이서를 형성한 후에 전면에 다결정실리콘층을 도포하고 후속 공정을 진행하여 자기정렬 콘택 형성 공정시 콘택 플러그와 전하저장전극간의 콘택 면적을 증가시키고, 비트라인과 전하저장전극간의 단락을 방지하며, 셀지역의 캐패시터 산화막 제거 공정시 스크라이브 라인상의 패턴이 떨어지지 않도록하여 파티클 증가나 캐패시터간의 단락을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조 공정도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 10 : 소자분리 산화막
11 : 게이트산화막 13 : 마스크 산화막
14 : 스페이서 15 : 제1산화막
16 : 제1평탄화막 17 : 콘택홀
18 : 콘택 플러그 19 : 제2산화막
20 : 비트라인 21 : 비트라인 마스크산화막
22 : 비트라인 스페이서 23 : 식각장벽층
24 : 제2평탄화막 25 : 내부 콘택홀
26,30 : 다결정실리콘층 27 : 제3평탄화막
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 소자분리 산화막과 워드라인, 마스크 산화막패턴, 스페이서를 형성하는 공정과,
상기 구조의 전표면에 콘택홀을 구비하는 제1평탄화막을 형성하는 공정과,
상기 콘택홀을 메우는 콘택 플러그를 형성하는 공정과,
상기 제1평탄화막상에 서로 중첩되어있는 산화막, 비트라인, 비트라인 마스크산화막을 형성하는 공정과,
상기 비트라인 측벽에 비트라인 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제1도전층을 형성하는 공정과,
상기 제1도전층상에 제2평탄화막을 형성한다.
상기 제2평탄화막에서 전하저장전극 영역으로 예정되어있는 부분을 제거하여 제1도전층을 노출시키는 내부 콘택홀을 형성하는 공정과,
상기 구조의 전표면에 전하저장전극용 제2도전층을 형성하는 공정과,
상기 제2도전층상에 제3평탄화막을 형성하는 공정과,
상기 제2평탄화막상의 제3평탄화막과 도전층을 순차적으로 제거하여 제1 및 제2도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 미세패턴 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 도 1a와 동일한 공정으로 반도체기판(1)상에 소자분리 산화막(10)과 게이트산화막(11), 워드라인(12), 마스크 산화막(13) 패턴, 스페이서(14)등을 형성한 후, 제1산화막(15)과 제1평탄화막(16), 콘택홀(17) 및 콘택 플러그(18)를 형성한다. 여기서 상기 소자분리 산화막은 통상의 로코스나 얕은 트랜치 소자분리 방법으로 형성하고, 워드라인 스페이서를 질화막으로 형성하여 후속 콘택 홀 형성 공정시 자기정렬 콘택 공정에 이용할 수도 있으며, 상기 제1평탄화막(16)은 저온이나 중온 또는 고온 산화막이나 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG라 칭함)로 형성하고, 형성후에는 표면을 화학-기계적 연마 방법으로 평탄화할 수도 있고, 상기 콘택 플러그(18)는 다결정실리콘층이나 W, 실리사이드막으로 형성하고 전면 식각이나 화학-기계적 연마 방법으로 형성한다.
그다음 상기 제1평탄화막(16)상에 중첩되어있는 제2산화막(19), 비트라인(20), 비트라인 마스크산화막(21) 및 비트라인 스페이서(22)를 형성하고, 상기 구조의 전표면에 다결정실리콘층(30)을 형성하여 콘택 플러그(18)와 접촉시키고, 캐패시터 산화막이되는 제2평탄화막(24)을 형성한다. 여기서 상기 비트라인 마스크 산화막(21)은 50∼2000Å 정도의 두께로 형성되고, 비트라인 스페이서(22)는 50∼1000Å 정도 두께의 산화막으로 형성되며, 상기 다결정실리콘층(30)은 50∼2000Å 정도의 두께로 형성된다. 여기서 상기 제2평탄화막(24)은 BPSG, LP-테오스, 오존-테오스 또는 오존-PSG 중 하나로 형성한다. (도 2a 참조).
그다음 도 1b 및 도 1의 공정으로서 전하저장전극 마스크를 사용한 자기정렬 콘택 방법으로 제2평탄화막(24)을 제거하여 상기 다결정실리콘층(30)을 노출시키는 내부 콘택홀(25)를 형성하고, 상기 구조의 전표면에 50∼2000Å 정도 두께의 도핑된 다결정실리콘층(26)과 제3평탄화막(27)을 순차적으로 형성한 후, 상기 제2평탄화막(24)상의 제3평탄화막(27)과 다결정실리콘층(26)을 순차적으로 전면식각하여 다결정실리콘층(26) 패턴으로된 이웃한 전하저장전극들을 독립시킨다. (도 2b 참조).
그후, 상기 제3평탄화막(27)을 제거하여 전하저장전극을 완성한다. 여기서 상기 다결정실리콘층들은 다른 도전층으로 형성할수도 있다. (도 2c 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 소오스/드레인영역과 연결되는 콘택 플러그와 절연된 비트라인을 형성하고, 전면에 식각장벽층이 아닌 다결정실리콘층을 형성하고, 전하저장전극의 높이를 결정하는 절연막을 도포한 후에 전하저장전극 마스크를 사용하는 자기정렬 콘택 방법으로 콘택 플러그와 접촉되는 다결정실리콘층을 노출시키고 전하저장전극을 형성하였으므로, 콘택 플러그와 전하저장전극간의 콘택 면적이 증가되고, 비트라인과 전하저장전극간의 단락이 방지되며, 스크라이브 라인에서의 전하저장전극 패턴 리프팅에 의한 파티클 증가나 셀영역에서의 단락이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (9)

  1. 반도체기판상에 소자분리 산화막과 워드라인, 마스크 산화막패턴, 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 콘택홀을 구비하는 제1평탄화막을 형성하는 공정과,
    상기 콘택홀을 메우는 콘택 플러그를 형성하는 공정과,
    상기 제1평탄화막상에 서로 중첩되어있는 산화막, 비트라인, 비트라인 마스크산화막을 형성하는 공정과,
    상기 비트라인 측벽에 비트라인 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제1도전층을 형성하는 공정과,
    상기 제1도전층상에 제2평탄화막을 형성한다.
    상기 제2평탄화막에서 전하저장전극 영역으로 예정되어있는 부분을 제거하여 제1도전층을 노출시키는 내부 콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 전하저장전극용 제2도전층을 형성하는 공정과,
    상기 제2도전층상에 제3평탄화막을 형성하는 공정과,
    상기 제2평탄화막상의 제3평탄화막과 도전층을 순차적으로 제거하여 제1 및 제2도전층 패턴으로된 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 소자분리 산화막은 로코스나 얕은 트랜치 소자분리 방법으로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제1평탄화막을 저온이나 중온 또는 고온 산화막 및 BPSG로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제1평탄화막은 형성후에는 표면을 화학-기계적 연마 방법으로 평탄화하는 공정을 구비하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2도전층은 도핑된 다결정실리콘층으로서 50∼2000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서, 상기 콘택 플러그 형성 공정은 전면 식각 이나 화학-기계적 연마 방법으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서, 상기 비트라인 마스크 산화막은 50∼2000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서, 상기 비트라인 스페이서는 50∼1000Å 두께의 산화막으로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서, 상기 제2평탄화막은 BPSG, LP-테오스, 오존-테오스 또는 오존-PSG로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100493407B1 (ko) * 2000-11-22 2005-06-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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