KR20000027630A - 반도체소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 실린더형 전하저장전극의 형성공정시 셀부 가장자리에 코아산화막(core oxide)을 남겨두어 주변회로부와 셀부의 단차를 제거함으로써 후속 금속배선 형성공정시 공정마진을 확보하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 전하저장전극 형성방법

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 특히 실린더형 전하저장전극의 형성공정시 셀부 가장자리에 코아산화막을 남겨두어 셀부와 주변회로부의 단차를 감소시켜 후속공정을 용이하게 하는 기술에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 증가시키는 등의 방법이 있다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

더욱이, 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.

그러나, 상기 커패시터를 삼차원적 구조로 형성하는 경우는, 셀부의 단차가 다른 부분보다 높게 형성되어 후속공정을 어렵게 한다. 특히, 메탈 콘택 공정시 단차가 낮은 부분의 콘택 크기가 다르게 형성되거나, 콘택이 형성되지 않는 경우가 발생하는 단점이 있다.

이를 해결하기 위하여, 표면상부에 절연막을 두껍게 형성하고 화학기계연마(Chemical Mechanical Polishing, 이하 CMP 이라 함)방법으로 평탄화하였으나, 상기 CMP 는 이물질과 같은 결함이 발생되며 웨이퍼내에서 두께 구배가 발생되는 단점이 유발되었다.

상기와 같이 종래기술에 따른 반도체소자의 전하저장전극 형성방법은, 반도체소자의 고집적화로 인해 전하저장전극의 표면적을 증가시키기 위하여 전하저장전극의 높이를 높게 형성하기 때문에 셀부와 주변회로부 사이에 단차가 크게 발생하여 후속 금속배선을 형성하기 위한 사진공정시 미스얼라인 등으로 인하여 정확한 패턴을 형성하기 어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 전하저장전극을 형성하는 공정에서 셀부의 가장자리와 주변회로부에 형성된 코아산화막을 그대로 두어 셀부와 주변회로부의 단차를 제거하는 반도체소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 본 발명에 따른 반도체소자의 전하저장전극 형성방법을 도시한 단면도.

◈ 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 제1층간절연막

15 : 제1도전층 17 : 코아산화막

19 : 전하저장전극 사이드월 20 : 유전막

21 : 제3도전층 23 : 제2층간절연막

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,

소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

상기 층간절연막 상부에 상기 저장전극 콘택홀을 매립하는 도전층을 형성하는 공정과,

상기 도전층을 전하저장전극으로 예정되는 부분을 보호하는 전하저장전극 마스크를 이용하여 식각하는 공정과,

전체표면 상부에 코아산화막을 형성하는 공정과,

상기 코아산화막 상부에 상기 도전층과 상기 반도체기판의 주변회로부를 보호하는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 사용하여 상기 코아산화막을 식각하는 공정과,

상기 코아산화막의 식각면과 상기 도전층에 접속되는 전하저장전극 사이드월을 형성하는 공정과,

상기 구조 상부에 유전막과 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1a 내지 도 1h 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

먼저, 중심부에 주변회로부가 구비되고 양쪽 가장자리에 셀부가 구비된 반도체기판(11) 상부에 모스 전계효과 트랜지스터(도시안됨) 등 소정의 하부구조물을 형성하고, 상기 반도체기판(11) 전체표면 상부에 제1층간절연막(13)을 형성한다.

다음, 상기 반도체기판(11)에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성한다.

그 다음, 전체표면 상부에 제1도전층(15)을 형성한다. (도 1a참조)

다음, 전하저장전극으로 예정되는 부분을 보호하는 전하저장전극 마스크를 식각마스크로 상기 제1도전층(15)을 식각한다. (도 1b참조)

그 다음, 전체표면 상부에 코아산화막(17)을 형성하여 주변회로부와 셀부의 단차를 제거한다. (도 1c참조)

다음, 상기 코아산화막(17) 상부에 상기 반도체기판(11) 일측의 셀부에 형성되어 있는 제1도전층(15)으로 부터 주변회로부를 통해서 타측의 셀부에 형성되어 있는 제1도전층(15)을 보호하는 감광막 패턴(도시안됨)을 형성한다.

그리고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 코아산화막(17)을 식각하고, 상기 감광막 패턴을 제거한다. (도 1d참조)

다음, 전체표면 상부에 제2도전층(도시않됨)을 형성하고, 전면식각공정을 실시하여 상기 코아산화막(17)의 식각면에 상기 제1도전층(15)과 접속되는 전하저장전극 사이드월(19)을 형성한다. 이때, 상기 전하저장전극 사이드월(19)은 상기 제1도전층(15)의 한쪽 식각면에만 접속된다. (도 1e참조)

그 다음, 전체표면 상부에 ONO구조의 유전막(20)과 플레이트 전극용 제3도전층(21)을 순차적으로 형성한다. (도 1f참조)

그리고, 플레이트 전극용 마스크를 사용하여 상기 제3도전층(21)과 유전막(20)을 식각한다. (도 1g참조)

그 후, 전체표면 상부에 제2층간절연막(23)을 형성하여 평탄화한다. (도 1h참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 전하저장전극 형성방법은, 실린더형 전하저장전극의 형성공정시 셀부의 가장자리에서 주변회로부에 코아산화막(core oxide)을 형성하여 주변회로부와 셀부의 단차를 제거함으로써 후속 금속배선 형성공정시 공정마진을 확보하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (2)

1. 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 층간절연막을 형성하는 공정과,

   상기 층간절연막 상부에 상기 저장전극 콘택홀을 매립하는 도전층을 형성하는 공정과,

   상기 도전층을 전하저장전극으로 예정되는 부분을 보호하는 전하저장전극 마스크를 이용하여 식각하는 공정과,

   전체표면 상부에 코아산화막을 형성하는 공정과,

   상기 코아산화막 상부에 상기 도전층과 상기 반도체기판의 주변회로부를 보호하는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 사용하여 상기 코아산화막을 식각하는 공정과,

   상기 코아산화막의 식각면과 상기 도전층에 접속되는 전하저장전극 사이드월을 형성하는 공정과,

   상기 구조 상부에 유전막과 플레이트 전극을 형성하는 공정을 포함하는 반도체소자의 전하저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 전하저장전극 사이드월은 상기 도전층의 한쪽 식각면에만 접속되는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.