KR20030000569A - 반도체소자의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하고, 전체표면 상부에 코아절연막과 반사방지막을 형성한 다음, 저장전극 마스크를 식각마스크로 사용하여 상기 반사방지막과 코아절연막을 식각한 후 상기 반사방지막을 제거하고 저장전극용 도전층과 평탄화막을 형성한 다음 화학적 기계적 연마방법으로 상기 평탄화막과 저장전극용 도전층을 제거하여 저장전극을 형성함으로써 상기 화학적 기계적 연마공정 시 스크래치(scratch) 현상에 의해 저장전극이 손상되는 것을 방지하여 캐패시터의 정전용량이 감소하는 것을 방지하고, 상기 저장전극용 도전층 형성 후 감광막을 이용하여 평탄화시키는 공정이 생략되기 때문에 화학적 기계적 연마공정에 의해 형성되는 부산물이 생성되는 것을 방지하고, 그로 인하여 화학적 기계적 연마 장비를 다른 공정과 혼용할 수 있으며, 소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 저장전극 형성방법{Method for manufacturing storage node of semiconductor device}

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로서, 보다 상세하게 저장전극을 형성하기 전에 코아절연막 상에 형성되는 반사방지막을 상기 코아절연막을 패터닝한 후 제거하여 저장전극 형성공정에서 실시되는 화학적 기계적 연마공정 시 셀 가장자리에 위치하는 저장전극이 손상되는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 저장전극 형성방법에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 DRAM 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다. 이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있다.

칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 DRAM 소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 저장전극의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법이 있다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있다. 그러나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작 시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

더욱이, 저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 저장전극을 형성하는 등의 방법을 사용하기도 한다.

그러나, 상기 캐패시터를 삼차원적 구조로 형성하는 경우는, 셀부의 단차가 다른 부분보다 높게 형성되어 후속공정을 어렵게 한다. 특히, 메탈 콘택 공정 시 단차가 낮은 부분의 콘택 크기가 다르게 형성되거나, 콘택이 형성되지 않는 경우가 발생하는 단점이 있다.

이를 해결하기 위하여, 표면상부에 절연막을 두껍게 형성하고 화학기계연마(Chemical Mechanical Polishing, 이하 CMP 이라 함)방법으로 평탄화하였으나, 상기 CMP 는 이물질과 같은 결함이 발생되며 웨이퍼 내에서 두께 구배가 발생되는 단점이 유발되었다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 저장전극 형성방법에 대하여 설명한다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도로서, 반도체기판의 셀 가장자리영역(Ⅰ)과 셀 중심영역(Ⅱ)을 도시한다.

먼저,소자분리절연막(도시안됨), 모스전계효과 트랜지스터(도시안됨) 및 비트라인 등의 하부구조물이 구비되어 있는 반도체기판(11) 상부에 저장전극 콘택플러그(도시안됨)가 구비된 층간절연막(12)을 형성한다.

다음, 상기 층간절연막(12) 상부에 코아절연막(13)을 형성한다.

그 다음, 상기 코아절연막(13) 상부에 반사방지막(15)을 형성한다. 상기 반사방지막(15)은 SiON막으로 형성한다. (도 1a 참조)

다음, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 반사방지막(15)과 코아절연막(13)을 식각하여 반사방지막패턴(16)과 코아절연막패턴(14)을 형성한다. 상기 식각공정으로 상기 저장전극 콘택플러그가 노출된다.

그 다음, 전체표면 상부에 저장전극용 도전층(17)을 소정 두께 형성한다. (도 1b 참조)

다음, 전체표면 상부에 반도체기판(11)의 셀 영역 상부에 감광막패턴(19)을 형성한다.

그 다음, 상기 감광막패턴(19)을 식각마스크로 반도체기판(11)의 주변회로영역 상에 형성되어 있는 상기 저장전극용 도전층(17)과 반사방지막(15)을 식각한다.

다음, 상기 감광막패턴(19), 저장전극용 도전층(17) 및 반사방지막패턴(16)을 화학적 기계적 연마공정으로 평탄화시켜 저장전극(18)을 형성한다. 상기 화학적 기계적 연마공정은 상기 코아절연막패턴(14)을 식각장벽으로 사용하여 실시된다. 상기 화학적 기계적 연마공정으로 도 1c 의 ⓐ부분과 같이 상기 반도체기판(11)의 셀 가장자리영역(Ⅰ)에 형성된 저장전극(18)이 스크래치(scratch)에 의해 무너지거나 손상되는 현상이 발생한다. (도 1c 참조)

그 다음, 상기 감광막패턴(19) 및 코아절연막패턴(14)을 제거하여 상기 저장전극(18)을 노출시킨다. (도 1d 참조)

상기와 같은 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극의 상부를 분리시키기 위해 화학적 기계적 연마공정을 실시하는 경우 코아절연막은 상기 화학적 기계적 연마공정에 대해 경도가 낮기 때문에 코아절연막 상에 형성되어 있는 반사방지막패턴을 제거하는 동안 도 2 에 도시된 SEM 사진과 같이 화학적 기계적 연마공정 후 스크래치에 의해 저장전극이 손상되어 캐패시터의 정전용량을 감소시키고 소자의 공정 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 코아절연막을 패터닝한 후 반사방지막을 제거한 다음 후속 공정을 실시하여 화학적 기계적 연마공정에 의한 스크래치 현상에 의해 저장전극이 손상되는 것을 방지하는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.

도 2 는 종래기술에 따른 반도체소자의 저장전극 형성방법에서 저장전극을 분리하기 위한 화학적 기계적 연마공정 후 스크래치에 의해 저장전극이 손상된 것을 나타내는 SEM 사진.

도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11, 21 : 반도체기판 12, 22 : 층간절연막

13, 23 : 코아절연막 14, 24 : 코아절연막패턴

15, 25 : 반사방지막 16, 26 : 반사방지막패턴

17, 27 : 저장전극용 도전층 18, 28 : 저장전극

19 : 감광막패턴

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,

반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,

전체표면 상부에 코아절연막과 반사방지막을 순차적으로 형성하는 공정과,

저장전극 마스크를 식각마스크로 이용하여 상기 반사방지막과 코아절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 반사방지막패턴과 코아절연막패턴을 형성하는 공정과,

상기 반사방지막패턴을 제거하는 공정과,

전체표면 상부에 저장전극용 도전층을 형성하는 공정과,

상기 저장전극용 도전층을 화학적 기계적 연마공정으로 제거하여 실린더형 저장전극을 형성하는 공정과,

상기 실린더형 저장전극 간에 코아절연막패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.

도 3a 내지 도 3e 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도로서, 셀 가장자리영역(Ⅰ)과 셀 중심영역(Ⅱ)을 도시한다.

먼저, 소자분리절연막(도시안됨), 모스전계효과 트랜지스터 및 비트라인 등의 하부구조물이 구비되는 반도체기판(21) 상부에 층간절연막(22)을 형성한다.

다음, 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택마스크를 식각마스크로 상기 층간절연막(22)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.

그 다음, 상기 저장전극 콘택홀에 매립되는 저장전극 콘택플러그(도시안됨)를 형성한다.

다음, 전체표면 상부에 코아절연막(23)을 형성한다.

그 다음, 상기 코아절연막(23) 상부에 반사방지막(25)을 소정 두께 형성한다. 상기 반사방지막(25)은 SiON막으로 형성된다. (도 3a 참조)

다음, 저장전극으로 예정되는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 반사방지막(25)과 코아절연막(23)을 식각하여 상기 저장전극 콘택플러그를 노출시키는 반사방지막패턴(26)과 코아절연막패턴(24)을 형성한다. (도 3b 참조)

그 다음, 상기 코아절연막패턴(24) 상부의 반사방지막패턴(26)을 제거한다. 이때, 상기 반사방지막패턴(26)은 건식 또는 습식식각방법을 이용한 전면식각공정으로 제거하거나, 상기 저장전극 마스크로 사용되는 감광막의 두께를 적게 형성하여 상기 반사방지막(25)과 코아절연막(23)의 식각공정 시 제거되도록 한다. 상기 습식식각방법은 인산을 에천트(etchant)로 이용하여 실시된다. (도 3c 참조)

다음, 전체표면 상부에 저장전극용 도전층(27)을 소정 두께 형성한다.

그 후, 상기 반도체기판(21)의 주변회로영역에 형성되어 있는 저장전극용 도전층(27)을 제거한다. (도 3d 참조)

다음, 상기 저장전극용 도전층(27)을 화학적 기계적 연마공정으로 제거하여저장전극(28)을 형성하되, 상기 화학적 기계적 연마공정은 상기 코아절연막패턴(24)을 연마장벽으로 사용하여 실시된다. 상기 화학적 기계적 연마공정 후 상기 셀 가장자리영역(Ⅰ)과 셀 중심영역(Ⅱ)에 형성되는 저장전극(28)의 높이가 일정하게 형성된다.

그 다음, 상기 저장전극(28) 간에 남아 있는 코아절연막패턴(24)을 제거하여 저장전극(28)을 노출시킨다. (도 3e 참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하고, 전체표면 상부에 코아절연막과 반사방지막을 형성한 다음, 저장전극 마스크를 식각마스크로 사용하여 상기 반사방지막과 코아절연막을 식각한 후 상기 반사방지막을 제거하고 저장전극용 도전층을 형성한 다음 화학적 기계적 연마방법으로 상기 저장전극용 도전층을 제거하여 저장전극을 형성함으로써 상기 화학적 기계적 연마공정 시 스크래치(scratch) 현상에 의해 저장전극이 손상되는 것을 방지하여 캐패시터의 정전용량이 감소하는 것을 방지하고, 상기 저장전극용 도전층 형성 후 감광막을 이용하여 평탄화시키는 공정이 생략되기 때문에 화학적 기계적 연마공정에 의해 형성되는 부산물이 생성되는 것을 방지하고, 그로 인하여 화학적 기계적 연마 장비를 다른 공정과 혼용할 수 있으며, 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (4)

1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 층간절연막을 형성하는 공정과,

   전체표면 상부에 코아절연막과 반사방지막을 순차적으로 형성하는 공정과,

   저장전극 마스크를 식각마스크로 이용하여 상기 반사방지막과 코아절연막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 반사방지막패턴과 코아절연막패턴을 형성하는 공정과,

   상기 반사방지막패턴을 제거하는 공정과,

   전체표면 상부에 저장전극용 도전층을 형성하는 공정과,

   상기 저장전극용 도전층을 화학적 기계적 연마공정으로 제거하여 실린더형 저장전극을 형성하는 공정과,

   상기 실린더형 저장전극 간에 코아절연막패턴을 제거하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 반사방지막패턴은 건식 또는 습식식각방법을 이용한 전면식각공정으로 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
3. 제 2 항에 있어서,

   상기 습식식각공정은 인산을 에천트로 사용하여 실시되는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
4. 제 1 항에 있어서,

   상기 저장전극 마스크의 두께를 감소시켜 상기 반사방지막과 코아절연막 식각 시 상기 반사방지막의 일부 두께가 식각되도록 하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.