KR19990061143A - 반도체 소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 전하저장전극 콘택홀을 형성하는 공정시 한차례의 식각공정후 스페이서를 형성하고 다시 한번의 식각공정을 통해 콘택홀의 크기를 작게 만듦으로써 공정 마진을 향상시키고, 전하저장전극 패턴 형성후 산화막을 제거하는 공정에서 질화막을 식각방지막으로 사용함으로써 식각되지 않고 남아서 전하저장전극의 면적을 감소시키는 것을 방지하여 캐패시터의 정전용량을 증가시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 전하저장전극 형성방법

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 특히 전하저장전극 콘택홀 형성시 한차례의 식각공정후 상기 식각공정으로 형성된 식각면에 도전층 스페이서를 형성하고 다시 식각공정을 실시하여 전하저장전극 콘택홀을 형성함으로써 콘택의 크기를 작게 형성하여 공정 마진을 향상시키고, 질화막을 식각방지막으로 사용함으로써 전하저장전극 패턴 형성공정을 안정적으로 실시하여 표면적이 증가된 전하저장전극을 형성하여 캐패시터의 정전용량을 증가시키는 기술에 관한 것이다.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.

따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 증가시키는 등의 방법이 있다.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

더욱이, 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.

그러나, 상기와 같은 종래기술에 따른 반도체소자의 전하저장전극 제조방법은, 핀형 전하저장전극 형성공정에서 콘택홀 형성시 스페이서를 사용하지 못하기 때문에 콘택홀의 크기를 조절하기 힘들고, 전하저장전극 패턴을 형성하고 층간절연막으로 사용되는 산화막 제거공정후 남아 있는 산화막으로 인하여 전하저장전극의 면적이 감소되어 충분한 정전용량을 갖는데 어려움이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 형성시 콘택홀을 형성하기 위한 식각공정에서 1차식각, 도전층 스페이서형성, 2차식각의 과정을 통해 콘택홀을 작게 만들고, 전하저장전극 패턴 형성후 질화막을 식각방지막으로 사용하여 안정적으로 전하저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 9 는 본 발명의 실시예에 따른 반도체소자의 전하저장전극 형성방법을 나타낸 단면도.

◈ 도면의 주요부분에 대한 부호의 설명

11 : 반도체기판 13 : 평탄화막

15 : 제1절연막 17 : 제1도전층

19 : 제2절연막 21 : 제2도전층

23 : 감광막 패턴 25 : 제3도전층 스페이서

27 : 제4도전층

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,

반도체기판 상부에 평탄화막을 형성하는 공정과,

상기 평탄화막 상부에 상기 평탄화막과 식각선택비를 갖는 제1절연막을 형성하는 공정과,

상기 제1절연막 상부에 제1도전층을 형성하는 공정과,

상기 제1도전층 상부에 상기 제1절연막과 식각선택비를 갖는 제2절연막을 형성하는 공정과,

상기 제2절연막 상부에 제2도전층을 형성하는 공정과,

상기 제2도전층 상부에 전하저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 사용하여 상기 제2도전층, 제2절연막, 제1도전층 및 소정 두께의 제1절연막을 제거하는 제1식각공정과,

상기 감광막 패턴을 제거하는 공정과,

상기 제2도전층 패턴, 제2절연막 패턴, 제1도전층 패턴 및 제1절연막 패턴의 측벽에 제3도전층 스페이서를 형성하는 공정과,

상기 제2도전층 패턴 및 제3도전층 스페이서를 식각마스크로 사용하여 상기 제1절연막과 평탄화막을 식각하여 전하저장전극 콘택홀을 형성하는 제2식각공정과,

상기 구조 상부에 제4도전층을 형성하는 공정과,

상기 제4도전층 상부에 전하저장전극 마스크를 형성하고, 그를 사용한 식각공정으로 상기 제4도전층, 제2도전층, 제2절연막 및 제1도전층을 제거하는 공정과,

상기 제1절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 9 는 본 발명에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

먼저, 모스 전계효과 트랜지스터(도시안됨) 등이 형성되어 있는 반도체기판(11) 상부에 스텝커버리지(step-coverage)가 우수한 비.피.에스.지.(boro phospho silicate glass, 이하 BPSG 라함) 등으로 평탄화막(13)을 형성한다. (도 1참조)

다음, 상기 평탄화막(13) 상부에 제1절연막(15), 제1도전층(17), 제2절연막(19) 및 제2도전층(21)을 순차적으로 형성한다. 상기 제1절연막(15)은 질화막으로 형성하고, 제1도전층(17) 및 제2도전층(21)은 다결정실리콘으로 형성하며, 상기 제2절연막(19)은 산화막으로 형성한다. (도 2참조)

그 다음, 상기 제2도전층(21) 상부에 전하저장전극 콘택홀으로 예정되는 부분을 노출시키는 감광막 패턴(23)을 형성한다. (도 3참조)

다음, 상기 감광막 패턴(23)을 식각마스크로 사용하여 상기 제2도전층(21), 제2절연막(19) 및 제1도전층(17)과 소정 두께의 제1절연막(15)을 제거하여 전하저장전극 콘택홀을 형성하기 위한 제1식각공정을 실시한 다음, 상기 감광막 패턴(23)을 제거한다. (도 4참조)

그 다음, 상기 구조 상부에 제3도전층을 형성하고, 전면식각공정을 실시하여 상기 제1식각공정으로 형성된 제2도전층(21) 패턴, 제2절연막(19) 패턴, 제1도전층(17) 패턴 및 제1절연막(15) 패턴의 측벽에 제3도전층 스페이서(25)를 형성한다. 상기 제3도전층 스페이서(25)를 형성하는 이유는 전하저장전극 콘택의 크기를 작게 형성하기 위함이다. (도 5참조)

다음, 상기 제2도전층(21) 패턴 및 제3도전층 스페이서(25)를 식각마스크로 사용하여 상기 제1절연막(15)을 등방성식각하여 제거하고, 상기 반도체기판(11)이 노출될 때까지 상기 평탄화막(13)을 비등방성식각으로 제거하는 제2식각공정을 실시하여 전하저장전극 콘택홀을 형성한다. 이때, 상기와 같이 등방성식각후 비등방성식각을 하는 이유는 상기 제1절연막(15) 식각공정시 상기 제2도전층(21) 패턴이 손실되는 것을 억제하기 위함이고, 상기 제2도전층(21)은 제2식각공정시 상기 제2절연막(19)이 손실되는 것을 방지하기 위하여 형성하는 것이다.

한편, 상기 제2도전층(21)을 두껍게 형성하여 상기 제1절연막(15)을 등방성식각하는 것을 생략하고, 상기 제3도전층 스페이서(25) 형성공정부터 상기 반도체기판(11)을 노출시켜 콘택홀을 형성하는 제2식각공정을 한꺼번에 실시할 수 있다. (도 6참조)

다음, 상기 구조 전면에 제4도전층(27)을 형성한다. 이때, 상기 제4도전층(27)은 전하저장전극용 다결정실리콘층이다. (도 7참조)

그 다음, 상기 제4도전층(27) 상부에 전하저장전극용 마스크를 형성하고, 상기 전하저장전극용 마스크를 식각마스크로 사용하여 상기 제4도전층(27), 제2도전층(21), 제2절연막(19) 및 제1도전층(17)을 차례대로 제거한다. 여기서, 상기 제2절연막(19)은 등방성식각하여 제거한다. (도 8참조)

그리고, 상기 제1절연막(15)도 등방성식각하여 완전히 제거한다. (도 9참조)

그 다음, 상기 공정으로 형성된 전하저장전극의 전표면에 유전막(도시안됨) 및 플레이트 전극을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 전하저장전극 형성방법은, 전하저장전극 콘택홀을 형성하는 공정시 한차례의 식각공정후 스페이서를 형성하고 다시 한번의 식각공정을 통해 콘택홀의 크기를 작게 만듦으로써 공정 마진을 향상시키고, 전하저장전극 패턴 형성후 산화막을 제거하는 공정에서 질화막을 식각방지막으로 사용함으로써 식각되지 않고 남아서 전하저장전극의 면적을 감소시키는 것을 방지하여 캐패시터의 정전용량을 증가시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (8)

1. 반도체기판 상부에 평탄화막을 형성하는 공정과,

   상기 평탄화막 상부에 상기 평탄화막과 식각선택비를 갖는 제1절연막을 형성하는 공정과,

   상기 제1절연막 상부에 제1도전층을 형성하는 공정과,

   상기 제1도전층 상부에 상기 제1절연막과 식각선택비를 갖는 제2절연막을 형성하는 공정과,

   상기 제2절연막 상부에 제2도전층을 형성하는 공정과,

   상기 제2도전층 상부에 전하저장전극 콘택으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 사용하여 상기 제2도전층, 제2절연막, 제1도전층 및 소정 두께의 제1절연막을 제거하는 제1식각공정과,

   상기 감광막 패턴을 제거하는 공정과,

   상기 제2도전층 패턴, 제2절연막 패턴, 제1도전층 패턴 및 제1절연막 패턴의 측벽에 제3도전층 스페이서를 형성하는 공정과,

   상기 제2도전층 패턴 및 제3도전층 스페이서를 식각마스크로 사용하여 상기 제1절연막과 평탄화막을 식각하여 전하저장전극 콘택홀을 형성하는 제2식각공정과,

   상기 구조 상부에 제4도전층을 형성하는 공정과,

   상기 제4도전층 상부에 전하저장전극 마스크를 형성하고, 그를 사용한 식각공정으로 상기 제4도전층, 제2도전층, 제2절연막 및 제1도전층을 제거하는 공정과,

   상기 제1절연막을 제거하는 공정을 포함하는 반도체소자의 전하저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 평탄화막은 BPSG 막으로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
3. 제 1 항에 있어서,

   상기 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
4. 제 1 항에 있어서,

   상기 제1도전층, 제2도전층, 제3도전층 및 제4도전층은 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
5. 제 1 항에 있어서,

   상기 제2절연막은 상기 제1절연막과 식각선택비를 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
6. 제 1 항에 있어서,

   상기 제2도전층은 상기 제2식각공정시 제2절연막이 손실되는 것을 방지하기 위하여 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
7. 제 1 항에 있어서,

   상기 제2식각공정은 상기 제1절연막은 등방성식각하고, 평탄화막은 비등방성식각하여 진행하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
8. 제 1 항 또는 제 7 항에 있어서,

   상기 제2도전층은 두껍게 형성하고 제3도전층 스페이서를 형성한 후, 상기 제1절연막 및 평탄화막을 비등방성식각으로 제거하여 전하저장전극 콘택홀을 형성하는 것을 제2식각공정으로 하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.