JPH08274190A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH08274190A JPH08274190A JP7098033A JP9803395A JPH08274190A JP H08274190 A JPH08274190 A JP H08274190A JP 7098033 A JP7098033 A JP 7098033A JP 9803395 A JP9803395 A JP 9803395A JP H08274190 A JPH08274190 A JP H08274190A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 負荷抵抗型ＳＲＡＭセルの負荷抵抗間の不均
衡を小さくしてデータ保持特性、ソフトエラー耐性等の
特性を向上させること。 【構成】 一方の負荷抵抗Ｒ1としてのＳＩＰＯＳ層９
をコンタクトホールＣＯＮＴ２を介してフリップフロッ
プ回路の第１のノードに接続し、コンタクトホールＣＯ
ＮＴ３を介して電源線ＶDDに接続する。他方の負荷抵抗
Ｒ2としてのＳＩＰＯＳ層９をコンタクトホールＣＯＮ
Ｔ２を介してフリップフロップ回路の第２のノードに接
続し、コンタクトホールＣＯＮＴ３を介して電源線
ＶDD'に接続する。これにより、負荷抵抗Ｒ1、Ｒ2は他
の素子と共に点対称に配置される。
衡を小さくしてデータ保持特性、ソフトエラー耐性等の
特性を向上させること。 【構成】 一方の負荷抵抗Ｒ1としてのＳＩＰＯＳ層９
をコンタクトホールＣＯＮＴ２を介してフリップフロッ
プ回路の第１のノードに接続し、コンタクトホールＣＯ
ＮＴ３を介して電源線ＶDDに接続する。他方の負荷抵抗
Ｒ2としてのＳＩＰＯＳ層９をコンタクトホールＣＯＮ
Ｔ２を介してフリップフロップ回路の第２のノードに接
続し、コンタクトホールＣＯＮＴ３を介して電源線
ＶDD'に接続する。これにより、負荷抵抗Ｒ1、Ｒ2は他
の素子と共に点対称に配置される。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、負荷抵抗を有するスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セルに関する。
に、負荷抵抗を有するスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セルに関する。
【０００２】
【従来の技術】ＳＲＡＭセルは、図９に示すごとく、２
つの相補型データ線ＤＬ１，ＤＬ２とワード線ＷＬ１と
の間に接続され、転送トランジスタＱt1、Ｑt2及びフリ
ップフロップ回路によって構成されている。また、フリ
ップフロップ回路は２つのインバータ及び２つの交差配
線によって構成されている。各インバータは、電源線Ｖ
DDと接地線ＶSSとの間に接続された駆動トランジスタＱ
d1（Ｑd2）及び負荷抵抗Ｒ1（Ｒ2）により構成されてい
る。
つの相補型データ線ＤＬ１，ＤＬ２とワード線ＷＬ１と
の間に接続され、転送トランジスタＱt1、Ｑt2及びフリ
ップフロップ回路によって構成されている。また、フリ
ップフロップ回路は２つのインバータ及び２つの交差配
線によって構成されている。各インバータは、電源線Ｖ
DDと接地線ＶSSとの間に接続された駆動トランジスタＱ
d1（Ｑd2）及び負荷抵抗Ｒ1（Ｒ2）により構成されてい
る。
【０００３】一般に、転送トランジスタＱt1，Ｑt2及び
トランジスタＱd1、Ｑd2は半導体基板の主面上に設けら
れたＮチャネルＭＯＳトランジスタである。他方、負荷
抵抗Ｒ1、Ｒ2はポリシリコン層もしくはＳＩＰＯＳ（Se
mi Insulated Poly Silicon）層である。
トランジスタＱd1、Ｑd2は半導体基板の主面上に設けら
れたＮチャネルＭＯＳトランジスタである。他方、負荷
抵抗Ｒ1、Ｒ2はポリシリコン層もしくはＳＩＰＯＳ（Se
mi Insulated Poly Silicon）層である。
【０００４】ＳＲＡＭの微細化、大容量化に伴い、上述
の負荷抵抗は小さいメモリセル領域において高い安定性
の抵抗値を有することが要求される。以下、図１０〜図
１５を参照して従来のＳＲＡＭセルの製造方法を説明す
る。なお、図１０、図１１、図１３は４ビット分のセル
の平面図、図１１、図１３、図１５は、図１０、図１
２、図１４の転送トランジスタＱt2及び駆動トランジス
タＱd1の部分断面図である。
の負荷抵抗は小さいメモリセル領域において高い安定性
の抵抗値を有することが要求される。以下、図１０〜図
１５を参照して従来のＳＲＡＭセルの製造方法を説明す
る。なお、図１０、図１１、図１３は４ビット分のセル
の平面図、図１１、図１３、図１５は、図１０、図１
２、図１４の転送トランジスタＱt2及び駆動トランジス
タＱd1の部分断面図である。
【０００５】始めに、図１０、図１１の（Ａ）を参照す
ると、Ｐ-型半導体基板１上にフィールド酸化層２及び
ゲート酸化層３を形成する。次に、ポリシリコン層４１
及びタングステン層４２よりなるゲート電極４を形成
し、これをマスクとしてりんをイオン注入して半導体基
板１内にＬＤＤ構造の低濃度Ｎ型不純物拡散領域５を形
成する。
ると、Ｐ-型半導体基板１上にフィールド酸化層２及び
ゲート酸化層３を形成する。次に、ポリシリコン層４１
及びタングステン層４２よりなるゲート電極４を形成
し、これをマスクとしてりんをイオン注入して半導体基
板１内にＬＤＤ構造の低濃度Ｎ型不純物拡散領域５を形
成する。
【０００６】次に、図１０、図１１の（Ｂ）を参照する
と、ゲート電極５上にシリコン酸化層を形成して等方性
エッチングにより側壁酸化層６を形成し、これをマスク
としてひ素をイオン注入して半導体基板１内にＬＤＤ構
造の高濃度Ｎ型不純物拡散領域７を形成する。次に、全
面に層間酸化層８を形成する。なお，図１０には、図１
１の（Ａ），（Ｂ）のゲート電極４によって形成された
ワード線ＷＬ１、導電層Ｇ１，Ｇ２，及び不純物拡散領
域５（７）のみが図示されている。この場合、ワード線
ＷＬ１は転送トランジスタＱt1，Ｑt2のゲートを構成
し、導電層Ｇ１は駆動トランジスタＱd1のゲートを構成
し、導電層Ｇ２は駆動トランジスタＱd2のゲートを構成
する。
と、ゲート電極５上にシリコン酸化層を形成して等方性
エッチングにより側壁酸化層６を形成し、これをマスク
としてひ素をイオン注入して半導体基板１内にＬＤＤ構
造の高濃度Ｎ型不純物拡散領域７を形成する。次に、全
面に層間酸化層８を形成する。なお，図１０には、図１
１の（Ａ），（Ｂ）のゲート電極４によって形成された
ワード線ＷＬ１、導電層Ｇ１，Ｇ２，及び不純物拡散領
域５（７）のみが図示されている。この場合、ワード線
ＷＬ１は転送トランジスタＱt1，Ｑt2のゲートを構成
し、導電層Ｇ１は駆動トランジスタＱd1のゲートを構成
し、導電層Ｇ２は駆動トランジスタＱd2のゲートを構成
する。
【０００７】次に、図１２、図１３を参照すると、タン
グステン層９を形成し、パターニングして電源層ＶDD及
び接地線ＶSSを形成する。この場合、接地線ＶSSは層間
酸化層８に形成されたコンタクトホールＣＯＮＴ１を介
して駆動トランジスタＱd1、Ｑd2のソースである不純物
拡散領域７に接続されている。次に、全面に層間酸化層
１０を形成する。
グステン層９を形成し、パターニングして電源層ＶDD及
び接地線ＶSSを形成する。この場合、接地線ＶSSは層間
酸化層８に形成されたコンタクトホールＣＯＮＴ１を介
して駆動トランジスタＱd1、Ｑd2のソースである不純物
拡散領域７に接続されている。次に、全面に層間酸化層
１０を形成する。
【０００８】次に、図１４、図１５の（Ａ）を参照する
と、層間酸化層１０等にコンタクトホールＣＯＮＴ２、
ＣＯＮＴ３を形成し、その後、ＳＩＰＯＳ層１１を形成
してパターニングする。これにより、ノードＮ2（ある
いはＮ1）において、ＳＩＰＯＳ層１１が駆動トランジ
スタＱd1（あるいはＱd2）のゲート及び転送トランジス
タＱt2（あるいはＱt1）のドレイン（駆動トランジスタ
Ｑd2（あるいはＱd1）のドレイン）に接続され、また、
コンタクトホールＣＯＮＴ３において、電源線ＶDDに接
続され、従って、負荷抵抗Ｒ1（あるいはＲ2）の作用を
する。
と、層間酸化層１０等にコンタクトホールＣＯＮＴ２、
ＣＯＮＴ３を形成し、その後、ＳＩＰＯＳ層１１を形成
してパターニングする。これにより、ノードＮ2（ある
いはＮ1）において、ＳＩＰＯＳ層１１が駆動トランジ
スタＱd1（あるいはＱd2）のゲート及び転送トランジス
タＱt2（あるいはＱt1）のドレイン（駆動トランジスタ
Ｑd2（あるいはＱd1）のドレイン）に接続され、また、
コンタクトホールＣＯＮＴ３において、電源線ＶDDに接
続され、従って、負荷抵抗Ｒ1（あるいはＲ2）の作用を
する。
【０００９】最後に、図１４、図１５の（Ｂ）を参照す
ると、層間酸化層１３を形成してその表面を平坦化し、
さらに、ビットコンタクトホールＣＯＮＴ４を形成す
る。そして、アルミニウム層１４を形成する。このアル
ミニウム層１４はデータ線ＤＬ１，ＤＬ２の作用をす
る。
ると、層間酸化層１３を形成してその表面を平坦化し、
さらに、ビットコンタクトホールＣＯＮＴ４を形成す
る。そして、アルミニウム層１４を形成する。このアル
ミニウム層１４はデータ線ＤＬ１，ＤＬ２の作用をす
る。
【００１０】図１０〜図１５に示す従来のＳＲＡＭセル
はたとえば特開昭６３−２９７３号公報、特開平１−２
２７４６９号公報、特開平４−１７３６６号公報に記載
されている。
はたとえば特開昭６３−２９７３号公報、特開平１−２
２７４６９号公報、特開平４−１７３６６号公報に記載
されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来のＳＲＡＭセルにおいては、負荷抵抗Ｒ1，Ｒ2は、
図１４に示すごとく、等価的に配置されていない。たと
えば、図１４において、負荷抵抗Ｒ1の長さと負荷抵抗
Ｒ2の長さ（コンタクトホールＣＯＮＴ２，ＣＯＮＴ３
の距離）の差は約１０％もある。この結果、ＳＲＡＭセ
ルのフリップフロップ回路を構成するインバータ対の負
荷が不均衡となり、従って、メモリセルのデータ保持特
性、ソフトエラー耐性（ＳＥＲ）等の特性劣化を招くと
いう課題がある。なお、メモリセルの縮小化に伴い、ノ
ード容量が低下し、この結果、ソフトエラー耐性が劣化
する。負荷抵抗型ＳＲＡＭセルにおいては、負荷抵抗値
を小さくすることによりソフトエラー耐性を向上させる
ことができるが、負荷抵抗値を小さくすることは抵抗間
の不均衡の度合いを大きくすることになり、従来のＳＲ
ＡＭセルでは、ソフトエラー耐性の向上の自由度が制限
されていた。
従来のＳＲＡＭセルにおいては、負荷抵抗Ｒ1，Ｒ2は、
図１４に示すごとく、等価的に配置されていない。たと
えば、図１４において、負荷抵抗Ｒ1の長さと負荷抵抗
Ｒ2の長さ（コンタクトホールＣＯＮＴ２，ＣＯＮＴ３
の距離）の差は約１０％もある。この結果、ＳＲＡＭセ
ルのフリップフロップ回路を構成するインバータ対の負
荷が不均衡となり、従って、メモリセルのデータ保持特
性、ソフトエラー耐性（ＳＥＲ）等の特性劣化を招くと
いう課題がある。なお、メモリセルの縮小化に伴い、ノ
ード容量が低下し、この結果、ソフトエラー耐性が劣化
する。負荷抵抗型ＳＲＡＭセルにおいては、負荷抵抗値
を小さくすることによりソフトエラー耐性を向上させる
ことができるが、負荷抵抗値を小さくすることは抵抗間
の不均衡の度合いを大きくすることになり、従来のＳＲ
ＡＭセルでは、ソフトエラー耐性の向上の自由度が制限
されていた。
【００１２】従って、本発明の目的は、負荷抵抗型ＳＲ
ＡＭセルの負荷抵抗間の不均衡を小さくしてデータ保持
特性、ソフトエラー耐性等の特性を向上させることにあ
る。
ＡＭセルの負荷抵抗間の不均衡を小さくしてデータ保持
特性、ソフトエラー耐性等の特性を向上させることにあ
る。
【００１３】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１の電源線と各第１、第２のノードと
の間に接続された第１、第２の負荷抵抗と、各第１、第
２のノードと第２の電源線との間に接続され、各第２、
第１のノードにゲートが接続された第１、第２の駆動ト
ランジスタと、各第１、第２のデータ線と各第１、第２
のノードと第２との間に接続され、ワード線にゲートが
接続された第１、第２の転送トランジスタとを具備する
スタティック型半導体記憶装置において、第１、第２の
負荷抵抗、第１、第２の駆動トランジスタ、及び第１、
第２の転送トランジスタを、それぞれ、点対称に配置し
たものである。
めに本発明は、第１の電源線と各第１、第２のノードと
の間に接続された第１、第２の負荷抵抗と、各第１、第
２のノードと第２の電源線との間に接続され、各第２、
第１のノードにゲートが接続された第１、第２の駆動ト
ランジスタと、各第１、第２のデータ線と各第１、第２
のノードと第２との間に接続され、ワード線にゲートが
接続された第１、第２の転送トランジスタとを具備する
スタティック型半導体記憶装置において、第１、第２の
負荷抵抗、第１、第２の駆動トランジスタ、及び第１、
第２の転送トランジスタを、それぞれ、点対称に配置し
たものである。
【００１４】
【作用】上述の手段によれば、２つの負荷抵抗が均衡し
てこれらの間の抵抗値が小さくなる。
てこれらの間の抵抗値が小さくなる。
【００１５】
【実施例】図１〜図６は本発明に係るＳＲＡＭセルの第
１の実施例の製造方法を説明するものであって、図１、
図３、図５は４ビット分のセルの平面図、図２、図４、
図６は、図１、図３、図５の転送トランジスタＱt2及び
駆動トランジスタＱd1の部分断面図である。
１の実施例の製造方法を説明するものであって、図１、
図３、図５は４ビット分のセルの平面図、図２、図４、
図６は、図１、図３、図５の転送トランジスタＱt2及び
駆動トランジスタＱd1の部分断面図である。
【００１６】始めに、図１、図２の（Ａ）を参照する
と、Ｐ-型半導体基板１上にフィールド酸化層２及びゲ
ート酸化層３を形成する。次に、約１００ nm 厚さのポ
リシリコン層４１及び約１００ nm 厚さのタングステン
層４２よりなるゲート電極４を形成し、これをマスクと
してりんをイオン注入して半導体基板１内にＬＤＤ構造
の低濃度Ｎ型不純物拡散領域５を形成する。
と、Ｐ-型半導体基板１上にフィールド酸化層２及びゲ
ート酸化層３を形成する。次に、約１００ nm 厚さのポ
リシリコン層４１及び約１００ nm 厚さのタングステン
層４２よりなるゲート電極４を形成し、これをマスクと
してりんをイオン注入して半導体基板１内にＬＤＤ構造
の低濃度Ｎ型不純物拡散領域５を形成する。
【００１７】次に、図１、図２の（Ｂ）を参照すると、
ゲート電極５上にシリコン酸化層を形成して等方性エッ
チングにより側壁酸化層６を形成し、これをマスクとし
てひ素をイオン注入して半導体基板１内にＬＤＤ構造の
高濃度Ｎ型不純物拡散領域７を形成する。次に、全面に
層間酸化層８を形成する。
ゲート電極５上にシリコン酸化層を形成して等方性エッ
チングにより側壁酸化層６を形成し、これをマスクとし
てひ素をイオン注入して半導体基板１内にＬＤＤ構造の
高濃度Ｎ型不純物拡散領域７を形成する。次に、全面に
層間酸化層８を形成する。
【００１８】図１には、図２の（Ａ），（Ｂ）のゲート
電極４によって形成されたワード線ＷＬ１，ＷＬ１'、
導電層Ｇ１'，Ｇ２'，及び不純物拡散領域５（７）のみ
が図示されている。この場合、図１０と異なり、各セル
に対して同一電位が印加されるワード線たとえばＷＬ
１，ＷＬ１'が設けられており、ワード線ＷＬ１が転送
トランジスタＱt2のゲートを構成し、ワード線ＷＬ１'
が転送トランジスタＱt1ゲートを構成している。また、
駆動トランジスタＱd1のゲートを構成する導電層Ｇ１'
と駆動トランジスタＱd2のゲートを構成する導電層Ｇ
２'とは点対称に配置されている。
電極４によって形成されたワード線ＷＬ１，ＷＬ１'、
導電層Ｇ１'，Ｇ２'，及び不純物拡散領域５（７）のみ
が図示されている。この場合、図１０と異なり、各セル
に対して同一電位が印加されるワード線たとえばＷＬ
１，ＷＬ１'が設けられており、ワード線ＷＬ１が転送
トランジスタＱt2のゲートを構成し、ワード線ＷＬ１'
が転送トランジスタＱt1ゲートを構成している。また、
駆動トランジスタＱd1のゲートを構成する導電層Ｇ１'
と駆動トランジスタＱd2のゲートを構成する導電層Ｇ
２'とは点対称に配置されている。
【００１９】次に、図３、図４を参照すると、タングス
テン層９を形成し、パターニングして電源層ＶDD，
ＶDD'及び接地線ＶSSを形成する。この場合、接地線Ｖ
SSは層間酸化層８に形成されたコンタクトホールＣＯＮ
Ｔ１を介して駆動トランジスタＱd1、Ｑd2のソースであ
る不純物拡散領域７に接続されている。また、図１２の
場合と異なり、同一の電位が印加される２つの電源線Ｖ
DD，ＶDD'が各セルに対して点対称に配置されている。
次に、全面に層間酸化層１０を形成する。
テン層９を形成し、パターニングして電源層ＶDD，
ＶDD'及び接地線ＶSSを形成する。この場合、接地線Ｖ
SSは層間酸化層８に形成されたコンタクトホールＣＯＮ
Ｔ１を介して駆動トランジスタＱd1、Ｑd2のソースであ
る不純物拡散領域７に接続されている。また、図１２の
場合と異なり、同一の電位が印加される２つの電源線Ｖ
DD，ＶDD'が各セルに対して点対称に配置されている。
次に、全面に層間酸化層１０を形成する。
【００２０】次に、図５、図６の（Ａ）を参照すると、
層間酸化層１０等にコンタクトホールＣＯＮＴ２，ＣＯ
ＮＴ３を形成し、その後、ＳＩＰＯＳ層１１を形成して
パターニングする。これにより、コンタクトホールＣＯ
ＮＴ２であるノードＮ2（あるいはＮ1）において、ＳＩ
ＰＯＳ層１１が駆動トランジスタＱd1（あるいはＱd2）
のゲート及び転送トランジスタＱt2（あるいはＱt1）の
ドレイン（駆動トランジスタＱd2（あるいはＱd1）のド
レイン）に接続され、また、コンタクトホールＣＯＮＴ
３において電源線ＶDD，ＶDD'に接続され、従って、負
荷抵抗Ｒ1（あるいはＲ2）の作用をする。
層間酸化層１０等にコンタクトホールＣＯＮＴ２，ＣＯ
ＮＴ３を形成し、その後、ＳＩＰＯＳ層１１を形成して
パターニングする。これにより、コンタクトホールＣＯ
ＮＴ２であるノードＮ2（あるいはＮ1）において、ＳＩ
ＰＯＳ層１１が駆動トランジスタＱd1（あるいはＱd2）
のゲート及び転送トランジスタＱt2（あるいはＱt1）の
ドレイン（駆動トランジスタＱd2（あるいはＱd1）のド
レイン）に接続され、また、コンタクトホールＣＯＮＴ
３において電源線ＶDD，ＶDD'に接続され、従って、負
荷抵抗Ｒ1（あるいはＲ2）の作用をする。
【００２１】最後に、図５、図６の（Ｂ）を参照する
と、層間酸化層１３を形成してその表面を平坦化し、さ
らに、ビットコンタクトホールＣＯＮＴ４を形成する。
そして、アルミニウム層１４を形成する。このアルミニ
ウム層１４はデータ線ＤＬ１，ＤＬ２の作用をする。
と、層間酸化層１３を形成してその表面を平坦化し、さ
らに、ビットコンタクトホールＣＯＮＴ４を形成する。
そして、アルミニウム層１４を形成する。このアルミニ
ウム層１４はデータ線ＤＬ１，ＤＬ２の作用をする。
【００２２】このように、上述の第１の実施例において
は、ＳＲＡＭセルは点対称に配置されている。具体的に
は、ワード線ＷＬ１，ＷＬ１'、不純物拡散領域５、
７、電源線ＶDD，ＶDD'、接地線ＶSS、負荷抵抗Ｒ1、Ｒ
2は、それぞれ、点対称に配置されている。従って、負
荷抵抗Ｒ1、Ｒ2は均衡し、これらの抵抗値の差はほとん
どない。
は、ＳＲＡＭセルは点対称に配置されている。具体的に
は、ワード線ＷＬ１，ＷＬ１'、不純物拡散領域５、
７、電源線ＶDD，ＶDD'、接地線ＶSS、負荷抵抗Ｒ1、Ｒ
2は、それぞれ、点対称に配置されている。従って、負
荷抵抗Ｒ1、Ｒ2は均衡し、これらの抵抗値の差はほとん
どない。
【００２３】図７、図８は本発明に係るＳＲＡＭセルの
第２の実施例を示し、図３、図４に、それぞれ、対応す
る。図７、図８においては、第１の実施例の負荷抵抗Ｒ
1、Ｒ2としてのＳＩＰＯＳ層１１の代りに、ノード
Ｎ1、Ｎ2において、コンタクトホールＣＯＮＴ５を形成
し、これらのコンタクトホールＣＯＮＴ５内にのみＳＩ
ＰＯＳ層１１'を設ける。このため、ＳＩＰＯＳ層１１'
に、直接、電源層９（ＶDD，ＶDD'）を接続するため
に、電源層９（ＶDD，ＶDD'）をコンタクトホールＣＯ
ＮＴ５を覆うように形成してある。
第２の実施例を示し、図３、図４に、それぞれ、対応す
る。図７、図８においては、第１の実施例の負荷抵抗Ｒ
1、Ｒ2としてのＳＩＰＯＳ層１１の代りに、ノード
Ｎ1、Ｎ2において、コンタクトホールＣＯＮＴ５を形成
し、これらのコンタクトホールＣＯＮＴ５内にのみＳＩ
ＰＯＳ層１１'を設ける。このため、ＳＩＰＯＳ層１１'
に、直接、電源層９（ＶDD，ＶDD'）を接続するため
に、電源層９（ＶDD，ＶDD'）をコンタクトホールＣＯ
ＮＴ５を覆うように形成してある。
【００２４】このように、上述の第２の実施例において
も、ＳＲＡＭセルは点対称に配置されている。従って、
負荷抵抗Ｒ1、Ｒ2は均衡し、これらの抵抗値の差はほと
んどない。
も、ＳＲＡＭセルは点対称に配置されている。従って、
負荷抵抗Ｒ1、Ｒ2は均衡し、これらの抵抗値の差はほと
んどない。
【００２５】
【発明の効果】以上説明したように本発明によれば、負
荷抵抗型ＳＲＡＭセルにおいて、２つの負荷抵抗間の不
均衡を解消したので、これらの間の抵抗値の差を小さく
でき、この結果、データ保持特性、ソフトエラー耐性等
の特性を向上できる。
荷抵抗型ＳＲＡＭセルにおいて、２つの負荷抵抗間の不
均衡を解消したので、これらの間の抵抗値の差を小さく
でき、この結果、データ保持特性、ソフトエラー耐性等
の特性を向上できる。
【図１】本発明に係るＳＲＡＭセルの第１の実施例の製
造方法を示す平面図である。
造方法を示す平面図である。
【図２】図１の部分断面図である。
【図３】本発明に係るＳＲＡＭセルの第１の実施例の製
造方法を示す平面図である。
造方法を示す平面図である。
【図４】図３の部分断面図である。
【図５】本発明に係るＳＲＡＭセルの第１の実施例の製
造方法を示す平面図である。
造方法を示す平面図である。
【図６】図５の部分断面図である。
【図７】本発明に係るＳＲＡＭセルの第２の実施例の製
造方法を示す平面図である。
造方法を示す平面図である。
【図８】図７の部分断面図である。
【図９】負荷抵抗型ＳＲＡＭセルの回路図である。
【図１０】従来のＳＲＡＭセルの製造方法を示す平面図
である。
である。
【図１１】図１０の部分断面図である。
【図１２】従来のＳＲＡＭセルの製造方法を示す平面図
である。
である。
【図１３】図１２の部分断面図である。
【図１４】従来のＳＲＡＭセルの製造方法を示す平面図
である。
である。
【図１５】図１４の部分断面図である。
１…Ｐ-型半導体基板 ２…フィールド酸化層 ３…ゲート酸化層 ４…ゲート電極 ５…低濃度Ｎ型不純物拡散領域 ６…側壁酸化層 ７…高濃度Ｎ型不純物拡散領域 ８…層間酸化層 ９…タングステン層 １０…層間酸化層 １１，１１'…ＳＩＰＯＳ層 １２，１３…層間酸化層 １４…アルミニウム層 Ｒ1，Ｒ2…負荷抵抗 Ｑd1，Ｑd2…駆動トランジスタ Ｑt1，Ｑt2…転送トランジスタ ＷＬ１，ＷＬ１'…ワード線 ＤＬ１，ＤＬ２…データ線 ＶDD，ＶDD'…電源線 ＶSS…接地線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 ＳＲＡＭの微細化、大容量化に伴い、上
述の負荷抵抗は小さいメモリセル領域において高い安定
性の抵抗値を有することが要求される。以下、図１０〜
図１５を参照して従来のＳＲＡＭセルの製造方法を説明
する。なお、図１０、図１２、図１４は４ビット分のセ
ルの平面図、図１１、図１３、図１５は、図１０、図１
２、図１４の転送トランジスタＱt2及び駆動トランジス
タＱd1の部分断面図である。
述の負荷抵抗は小さいメモリセル領域において高い安定
性の抵抗値を有することが要求される。以下、図１０〜
図１５を参照して従来のＳＲＡＭセルの製造方法を説明
する。なお、図１０、図１２、図１４は４ビット分のセ
ルの平面図、図１１、図１３、図１５は、図１０、図１
２、図１４の転送トランジスタＱt2及び駆動トランジス
タＱd1の部分断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 図１０〜図１５に示す従来のＳＲＡＭセ
ルはたとえば特開昭６３−２９５７３号公報、特開平１
−２２７４６９号公報、特開平４−１７３６６号公報に
記載されている。
ルはたとえば特開昭６３−２９５７３号公報、特開平１
−２２７４６９号公報、特開平４−１７３６６号公報に
記載されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【作用】 上述の手段によれば、２つの負荷抵抗が均衡
してこれらの間の抵抗値の差が小さくなる。
してこれらの間の抵抗値の差が小さくなる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【実施例】 図１〜図６は本発明に係るＳＲＡＭセルの
第１の実施例の製造方法を説明するものであって、図
１、図３、図５は４ビット分のセルの平面図、図２、図
４、図６は、図１、図３、図５の転送トランジスタＱt2
及び駆動トランジスタＱd1の部分断面図である。
第１の実施例の製造方法を説明するものであって、図
１、図３、図５は４ビット分のセルの平面図、図２、図
４、図６は、図１、図３、図５の転送トランジスタＱt2
及び駆動トランジスタＱd1の部分断面図である。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
Claims (4)
- 【請求項１】 第１の電源線（ＶDD）と各第１、第２の
ノード（Ｎ1，Ｎ2）との間に接続された第１、第２の負
荷抵抗（Ｒ1，Ｒ2）と、 前記各第１、第２のノードと第２の電源線（ＶSS）との
間に接続され、該各第２、第１のノードにゲートが接続
された第１、第２の駆動トランジスタ（Ｑd1，Ｑd2）
と、 各第１、第２のデータ線（ＤＬ１，ＤＬ２）と前記各第
１、第２のノードとの間に接続され、ワード線（ＷＬ1)
にゲートが接続された第１、第２の転送トランジスタ
（Ｑt1，Ｑt2）とを具備するスタティック型半導体記憶
装置において、 前記第１、第２の負荷抵抗、前記第１、第２の駆動トラ
ンジスタ、及び前記第１、第２の転送トランジスタを、
それぞれ、点対称に配置したことを特徴とするスタティ
ック型半導体記憶装置。 - 【請求項２】 前記第１、第２の負荷抵抗は前記各第
１、第２のノードと前記第１の電源線との接続部分とな
るコンタクトホール内の高抵抗素子よりなる請求項１に
記載のスタティック型半導体記憶装置。 - 【請求項３】 同一電位が印加される第１、第２のワー
ド線（ＷＬ１，ＷＬ１'）と、 該第１のワード線をゲートとする第１の転送トランジス
タ（Ｑt1）と、 前記第２のワード線をゲートとする第２の転送トランジ
スタ（Ｑt2）と、 前記第１、第２のワード線間に設けられた第１、第２の
導電層をゲートとし、互いにゲートとドレインとが交差
接続された第１、第２の駆動トランジスタ（Ｑd1，
Ｑd2）と、 同一電位が印加される第１、第２の電源線（ＶDD，
ＶDD'）と、 該第１の電源線と前記第１の駆動トランジスタのドレイ
ンとの間に接続された第１の負荷抵抗（Ｒ1）と、 前記第２の電源線と前記第２の駆動トランジスタのドレ
インとの間に接続された第２の負荷抵抗（Ｒ2）とを具
備し、 前記第１、第２の転送トランジスタ、前記第１、第２の
駆動トランジスタ、及び前記第１、第２の負荷抵抗を、
それぞれ、点対称に配置したことを特徴とするスタティ
ック型半導体記憶装置。 - 【請求項４】 前記第１の負荷抵抗は前記第１の電源線
と前記第１の駆動トランジスタのドレインとの接続部分
となるコンタクトホール内の高抵抗素子よりなり、前記
第２の負荷抵抗は前記第２の電源線と前記第２の駆動ト
ランジスタのドレインとの接続部分となるコンタクトホ
ール内の高抵抗素子よりなる請求項３に記載のスタティ
ック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098033A JP2830770B2 (ja) | 1995-03-30 | 1995-03-30 | スタティック型半導体記憶装置 |
| US08/620,789 US5757694A (en) | 1995-03-30 | 1996-03-28 | Balanced resistance load type SRAM cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7098033A JP2830770B2 (ja) | 1995-03-30 | 1995-03-30 | スタティック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274190A true JPH08274190A (ja) | 1996-10-18 |
| JP2830770B2 JP2830770B2 (ja) | 1998-12-02 |
Family
ID=14208717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7098033A Expired - Lifetime JP2830770B2 (ja) | 1995-03-30 | 1995-03-30 | スタティック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5757694A (ja) |
| JP (1) | JP2830770B2 (ja) |
Cited By (3)
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| US6009010A (en) * | 1997-02-26 | 1999-12-28 | Nec Corporation | Static semiconductor memory device having data lines in parallel with power supply lines |
| US6178110B1 (en) | 1997-02-27 | 2001-01-23 | Nec Corporation | Static semiconductor memory device capable of enhancing access speed |
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
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|---|---|---|---|---|
| US6510075B2 (en) * | 1998-09-30 | 2003-01-21 | Raj Kumar Jain | Memory cell with increased capacitance |
| FR2787240B1 (fr) * | 1998-12-14 | 2002-08-09 | St Microelectronics Sa | Procede de realisation d'une resistance dans un circuit integre et dispositif integre correspondant de memoire vive statique a quatre transistors et deux resistances |
| US6366493B1 (en) * | 2000-10-24 | 2002-04-02 | United Microelectronics Corp. | Four transistors static-random-access-memory cell |
| US6768668B2 (en) * | 2001-06-12 | 2004-07-27 | Infineon Technologies Aktiengesellschaft | Converting volatile memory to non-volatile memory |
| US20080019162A1 (en) * | 2006-07-21 | 2008-01-24 | Taku Ogura | Non-volatile semiconductor storage device |
| JP2008065974A (ja) * | 2006-08-11 | 2008-03-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| JPH05291535A (ja) * | 1992-04-15 | 1993-11-05 | Nec Corp | 半導体記憶装置 |
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-
1995
- 1995-03-30 JP JP7098033A patent/JP2830770B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-28 US US08/620,789 patent/US5757694A/en not_active Expired - Fee Related
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| KR100282169B1 (ko) * | 1997-02-26 | 2001-02-15 | 가네꼬 히사시 | 전원배선에 평형한 데이터선을 가진 스태틱 반도체 메모리 장치 |
| US6178110B1 (en) | 1997-02-27 | 2001-01-23 | Nec Corporation | Static semiconductor memory device capable of enhancing access speed |
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757694A (en) | 1998-05-26 |
| JP2830770B2 (ja) | 1998-12-02 |
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