JPH10173073A

JPH10173073A - Ｓｒａｍセルの構造及びその製造方法

Info

Publication number: JPH10173073A
Application number: JP9210445A
Authority: JP
Inventors: Sancho Ri; 燦朝李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-08-05
Filing date: 1997-08-05
Publication date: 1998-06-26
Anticipated expiration: 2017-08-05
Also published as: JP3712313B2; KR19980018184A; KR100242722B1; US6015996A

Abstract

(57)【要約】【課題】より低電力、高集積化に適したＳＲＡＭセル
を提供する。【解決手段】各一対の負荷トランジスタ、駆動トラン
ジスタ、スイッチトランジスタをメモリセルに有するＳ
ＲＡＭセルにおいて、一方の負荷トランジスタＱｌ２と
駆動トランジスタＱｄ２のゲート電極が共通の第１ポリ
シリコン層１６、シリサイド層２０、及び第２ポリシリ
コン層２２からなるとともに、他方の負荷トランジスタ
及び駆動トランジスタのドレイン領域２４ａ，２５ａを
接続する相互連結層が前記ゲート電極のシリサイド層２
０及び第２ポリシリコン層２２を延長した部分からなる
構造とする。コンタクト１８の１つでゲート連結層及び
相互連結層がすべてつながるので集積性に優れ、シリサ
イド層２０が直接ドレイン領域へ接触するので抵抗が低
く低電力向きである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリのＳＲ
ＡＭに係り、特に、ＣＭＯＳ形ＳＲＡＭのメモリセル構
造及び製造方法に関する。

【０００２】

【従来の技術】ＳＲＡＭ(Static Random Access Memor
y) は、最近ではコンピュータのキャッシュメモリや端
末機器のシステムメモリとして幅広く用いられ、より低
電力、高速動作、そして大容量・高集積化が要求されて
いる。ＳＲＡＭでは、低電力及び高集積化の点から１メ
モリセルをＣＭＯＳトランジスタ構造とするのが一般的
で、この場合、６個のＭＯＳＦＥＴが用いられる。すな
わち、各一対の駆動トランジスタ、負荷トランジスタ、
スイッチトランジスタからなる構成である。このような
６−トランジスタスタティックメモリセルの構造及び機
能は、例えば“Second edition of the book Semicondu
ctor Memories by B. Prince”の３４ページ及び３８ペ
ージなどに掲載されている。

【０００３】図１は、その６トランジスタ式フルＣＭＯ
Ｓ形のＳＲＡＭの回路図である。このＳＲＡＭセルは、
相補ビットラインＢＬ，ＢＬ＊（反転）とワードライン
ＷＬ１，ＷＬ２のセットとの交点(intersection)に位置
し、ワードラインＷＬ１，ＷＬ２に従うスイッチ（また
はパス）トランジスタＱｔ１，Ｑｔ２によってビットラ
インＢＬ，ＢＬ＊と接続される。駆動トランジスタＱｄ
１，Ｑｄ２のソース領域ｄ１Ｓ，ｄ２Ｓは共通にグラン
ド線Ｖｓｓに連結され、負荷トランジスタＱｌ１，Ｑｌ
２のソース領域ｌ１Ｓ，ｌ２Ｓは共通に電源供給線Ｖｃ
ｃに連結される。スイッチトランジスタＱｔ１，Ｑｔ２
及び駆動トランジスタＱｄ１，Ｑｄ２はＮチャネルＭＯ
ＳＦＥＴであり、負荷トランジスタＱｌ１，Ｑｌ２はＰ
チャネルＭＯＳＦＥＴである。

【０００４】図１のように構成されるＳＲＡＭセルは、
ＮチャネルとＰチャネル間のカップリングのための相互
連結層(interconnection layer) 及びクロスカップリン
グのためのゲート連結層が要るために製造工程が難し
く、記録密度(packing density) の制限を伴う問題点を
もっている。

【０００５】相互連結層は、図１のノードＮ１，Ｎ２に
それぞれ存在する。すなわち、例えばノードＮ１には、
負荷トランジスタＱｌ１のドレイン領域ｌ１Ｄ、駆動ト
ランジスタＱｄ１のｄ１Ｄ、及びスイッチトランジスタ
Ｑｔ１のドレイン領域ｔ１Ｄが接続されている。このう
ちドレイン領域ｌ１ＤはＰ形イオンの高濃度ドープ領域
つまりＰ＋活性領域である反面、ドレイン領域ｄ１Ｄ，
ｔ１ＤはＮ形イオンの高濃度ドープ領域つまりＮ＋活性
領域である。このようなＳＲＡＭセルを製造する従来一
般的なフルＣＭＯＳ製造工程では、Ｎ＋活性領域とＰ＋
活性領域との間をフィールド酸化領域で隔離しておい
て、基板上の導電層により当該Ｎ＋活性領域とＰ＋活性
領域とを互いに接続する手法をとっている。このような
別途の導電層が相互連結層である。この相互連結層は、
ノードＮ１，Ｎ２の形成には必須である。

【０００６】また、これに加えてノードＮ１には、対を
なす他方の負荷トランジスタＱｌ２のゲート及び駆動ト
ランジスタＱｄ２のゲートが共通に接続されるので、前
記相互連結層をそれらゲートに接続させなければならな
い。このために、ゲート連結層（クロスカップリング
層）の形成工程が要求される。

【０００７】このＳＲＡＭセルの製造上の問題点を解決
する１つの手法として、ＳＲＡＭセルのクロスカップリ
ング製造法が米国特許のＵＳＰ４，７４０，４７９で開
示されている。この技術では、ポリサイド２重層から形
成されたゲート層をクロスカップリングのための配線層
として用いている。

【０００８】すなわち、クロスカップリングを製造する
ためにまずＬＯＣＯＳ法でフィールド酸化膜を形成して
活性領域を確定し、該活性領域上のゲート酸化膜をフォ
トエッチングして埋込(buried)コンタクトをオープンさ
せる。そして、ポリシリコン層とメタルシリサイド層か
らなる２重層をデポジションしてパターニングすること
により、ゲート電極及びクロスカップリングを構築す
る。その結果について図１の構成に基づいて説明する
と、駆動トランジスタＱｄ２のゲートは負荷トランジス
タＱｌ１のドレイン領域ｌ１Ｄに埋込コンタクトを通し
て接続され、駆動トランジスタＱｄ１のゲートは負荷ト
ランジスタＱｌ２のドレイン領域ｌ２Ｄに別の埋込コン
タクトを通して接続されることになる。

【０００９】

【発明が解決しようとする課題】しかし、上記の技術で
もセルサイズ縮小を満足させるには至っていない。例え
ば駆動トランジスタＱｄ２のゲートは負荷トランジスタ
Ｑｌ１のドレイン領域ｌ１Ｄに１埋込コンタクトを通し
て接続されるが、この駆動トランジスタＱｄ２のゲート
は、別の埋込コンタクトを通して駆動トランジスタＱｄ
１のドレイン領域ｄ１Ｄにも接続される。つまり、それ
ぞれのクロスカップリング層と相互連結層が別途要求さ
れることになり、ノードＮ１，Ｎ２には最低でも５個の
埋込コンタクトが必要である。１セルのノードＮ１，Ｎ
２ごとに５個の埋込コンタクトが要求されたのではデザ
インルールのマージン制限の要因になってしまい、セル
サイズ縮小は難しく集積性に不利に働く。また、従来の
技術ではトランジスタ素子間の分離をＬＯＣＯＳ法によ
って行うために、形成されたフィールド酸化膜のバーズ
ビーク(bird's beak) に起因する集積性への影響もあ
る。

【００１０】加えて、上記技術では、ゲート酸化膜をフ
ォトエッチングして埋込コンタクトをオープンさせた後
にポリシリコン層とメタルシリサイド層からなる２重層
をデポジションするので、埋込コンタクトのエッチング
時に発生するパーティクル及び汚染源に起因してゲート
酸化膜とデポジションされるポリシリコン層との間の界
面特性が悪くなる。さらに、未ドープ(undoped) のポリ
サイド層を形成し、ソース・ドレイン形成のための不純
物イオンを注入した後に拡散（ドライブイン）工程を行
うため、埋込コンタクトの抵抗が増加する可能性があ
る。すなわち、ドライブイン工程によって、２重層のポ
リサイド内の例えばタンタルシリサイドに含有されたイ
オンを下部のポリシリコン層を経て埋込コンタクトの形
成された基板内の活性領域にドライブさせるものである
が、活性領域上のポリシリコン層は不純物イオンの未ド
ープ状態にあるので、タンタルシリサイドに含有された
イオンの一部が当該ポリシリコン層に残ってしまい、充
分な拡散が行われずに活性領域の埋込接触抵抗が増加す
る可能性がある。これら界面特性の劣化及び接触抵抗の
増加はＳＲＡＭセルの高速及び低電力動作に影響してく
る。

【００１１】そこで本発明の目的は、より高集積向けの
ＳＲＡＭセルの構造及びその製造方法を提供することに
ある。すなわち、コンタクト数を減少させ、また、セル
トランジスタ素子間の隔離サイズを縮めることができセ
ルサイズをさらに縮小し得るＣＭＯＳ形ＳＲＡＭセルの
構造及び製造方法を提供する。あるいは、ゲート酸化膜
とゲートポリシリコン層との間の界面特性を改善し、ま
た、メモリセル内の接触抵抗を抑制したＣＭＯＳ形ＳＲ
ＡＭセルの構造及び製造方法を提供し、さらなる高速及
び低電力動作を可能とする。そして、このようなＳＲＡ
Ｍセルの簡素化された製造工程を実現するものである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明は、各一対の負荷トランジスタ、駆動トランジ
スタ、スイッチトランジスタをメモリセルに有するＳＲ
ＡＭセルにおいて、一方の負荷トランジスタと駆動トラ
ンジスタのゲート電極が共通の第１ポリシリコン層、シ
リサイド層、及び第２ポリシリコン層からなるととも
に、他方の負荷トランジスタ及び駆動トランジスタのド
レイン領域を接続する相互連結層が前記ゲート電極のシ
リサイド層及び第２ポリシリコン層を延長した部分から
なる構造とすることを特徴とする。

【００１３】また、その製造方法として本発明は、各一
対の負荷トランジスタ、駆動トランジスタ、スイッチト
ランジスタをメモリセルに有するＳＲＡＭセルの製造方
法において、基板内に反対の導電形をもつウェルを形成
する過程と、基板上に絶縁膜を形成してその上に第１ポ
リシリコン層を形成する過程と、その第１ポリシリコン
層及び絶縁膜の一部をエッチングして前記ウェル内の活
性領域と前記ウェル外の活性領域とをつなぐコンタクト
部分を開け、該コンタクト部分を含めて第１ポリシリコ
ン層上にシリサイド層を形成する過程と、このシリサイ
ド層上に第２ポリシリコン層を形成する過程と、これら
第２ポリシリコン層、シリサイド層、及び第１ポリシリ
コン層をパターニングして各トランジスタのゲート及び
相互連結層を形成する過程と、イオン注入及び拡散によ
り各トランジスタのソース及びドレイン領域を形成する
過程と、を実施することを特徴とする。この場合、ウェ
ルを形成する過程の前に、基板にトレンチアイソレーシ
ョン領域を形成して活性領域を確定する過程を実施する
とよい。

【００１４】あるいは本発明は、基板内に活性領域を確
定するトレンチアイソレーション領域を形成し、これに
より確定された活性領域のいずれかを第１導電形トラン
ジスタ用の第１の活性領域とし、その他の活性領域を第
２導電形トランジスタ用の第２の活性領域とするＳＲＡ
Ｍセルの製造方法において、基板上にゲート絶縁膜及び
第１ポリシリコン層を積層する過程と、これら第１ポリ
シリコン層及びゲート絶縁膜をエッチングして第１及び
第２の活性領域の要部を露出させるコンタクト部分を形
成する過程と、このコンタクト部分を含めて第１ポリシ
リコン層上にシリサイド層を形成し、その上に第２ポリ
シリコン層を形成する過程と、マスクパターンに従いこ
れら第２ポリシリコン層、シリサイド層、及び第１ポリ
シリコン層をエッチングして各トランジスタのゲート連
結層及び前記第１及び第２の活性領域を接続する相互連
結層を一括して形成する過程と、記第１の活性領域に第
１導電形のイオンを注入する過程と、前記第２の活性領
域に第２導電形のイオンを注入する過程と、を実施する
ことを特徴とする。その各イオンを注入する過程は、対
象となる活性領域、ゲート連結層、及び相互連結層に対
し同時に実行するとよく、イオン注入後に熱処理を行う
ものとする。そして第１の活性領域は第２導電形のウェ
ル内に形成することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。

【００１６】図２の平面図に示すように本例のＳＲＡＭ
セルは、図１の等価回路図同様の６トランジスタ式フル
ＣＭＯＳ形ＳＲＡＭセルである。

【００１７】ポリシリコン層２２ａは、第１スイッチト
ランジスタＱｔ１のゲートでワードラインＷＬ１へつな
がっている。ポリシリコン層２２’は、第１駆動トラン
ジスタＱｄ１及び第１負荷トランジスタＱｌ１の両ゲー
トをなし、コンタクト１８’を通してノードＮ２を形成
する。つまりポリシリコン層２２’は、コンタクト１
８’を通して第２負荷トランジスタＱｌ２のドレイン領
域ｌ２ＤとＮチャネルトランジスタＱｄ２，Ｑｔ２のド
レイン領域ｄ２Ｄ，ｔ２Ｄとの間の相互連結層としての
機能も果たす。これと同様のポリシリコン層２２は、第
２駆動トランジスタＱｄ２及び第２負荷トランジスタＱ
ｌ２の両ゲートをなし、コンタクト１８を通してノード
Ｎ１を形成する。つまりポリシリコン層２２は、コンタ
クト１８を通して第１負荷トランジスタＱｌ１のドレイ
ン領域ｌ１ＤとＮチャネルトランジスタＱｄ１，Ｑｔ１
のドレイン領域ｄ１Ｄ，ｔ１２Ｄとの間の相互連結層と
しての機能も果たす。ポリシリコン層２２ｂは、第２ス
イッチトランジスタＱｔ２のゲートでワードラインＷＬ
２へつながっている。これら４つのゲートポリ層２２，
２２’，２２ａ，２２ｂは、すべて同層である。

【００１８】また、斜線を引いた活性領域１０ａ，１０
ｂ，１２ａ，１２ｂは、各トランジスタのドレイン及び
ソース領域となり、これらパターン間の空白部分が、素
子間の電気的絶縁のためのフィールド領域（トレンチア
イソレーション領域）４ａ，４ｂ，４ｃ，６である。

【００１９】図２のレイアウトからわかるように、本例
のＳＲＡＭセルでは、ノードＮ１（Ｎ２）をなす１つの
コンタクト１８（１８’）を通して、１層のポリシリコ
ン層２２（２２’）からトランジスタ素子のゲート連結
層及び相互連結層が一体形成されている。その断面図を
図３に示してある。この図３は、図２の断面線Ａ−Ａ’
に沿ってみた断面図である。

【００２０】図３において、ポリシリコン層２２は、コ
ンタクト１８内で相互連結層となるとともに第２負荷ト
ランジスタＱｌ２の最上部ゲート層及び第２駆動トラン
ジスタＱｄ２の最上部ゲート層となっている。トランジ
スタのゲート層となるポリシリコン層２２の部分は、下
部にシリサイド層２０及びポリシリコン層１６を形成し
た構造で、したがってポリシリコン層２２は第２ポリシ
リコン層と言う。

【００２１】活性領域１２ａ，１２ｂはＰ形基板２内に
存在し、活性領域１０ａ，１０ｂはＮ形ウェル８内に存
在している。活性領域１２ｂには、その表面から所定の
深さでＮ形イオンを高濃度ドープしたドレイン領域２４
ａが形成され、これが第１駆動及びスイッチトランジス
タＱｄ１，Ｑｔ１のドレイン領域ｄ１Ｄ，ｔ１Ｄとして
用いられる。活性領域１０ｂには、その表面から所定の
深さでＰ形イオンを高濃度ドープしたドレイン領域２５
ａが形成され、これが負荷トランジスタＱｌ１のドレイ
ン領域ｌ１Ｄとして用いられる。Ｎ形領域２４ａとＰ形
領域２５ａとの間はトレンチアイソレーション領域４ｃ
により電気的に絶縁されており、したがって第２ポリシ
リコン層２２がこれら２つの領域をつなぐ相互連結層と
なる。

【００２２】また、活性領域１０ａにはＰＭＯＳの第２
負荷トランジスタＱｌ２のソース・ドレイン領域２５ｂ
が形成され、活性領域１２ａにはＮＭＯＳの第２駆動ト
ランジスタＱｄ２のソース・ドレイン領域２４ｂが形成
される。

【００２３】このような本例のＳＲＡＭセルの製造工程
について、図５〜図１４に順を追って示してある。ま
た、図１５及び図１６は、図４〜図１４の各工程におけ
る平面的構造説明のために提供してある。

【００２４】まず最初に図４の工程では、Ｐ形半導体基
板２に、素子間の電気的隔離のためのトレンチアイソレ
ーション領域４ａ，４ｂ，４ｃ，６を形成する。これに
より、トランジスタの形成される活性領域１０ａ，１０
ｂ，１２ａ，１２ｂが確定される。このトレンチアイソ
レーション領域は、半導体基板２を所定のパターンで
０．７μｍほどの深さに選択エッチしてから、二酸化珪
素膜をそのエッチング部分に充填することにより形成さ
れる。トレンチアイソレーション領域によって分離され
た活性領域１０ａ内には、ＰチャネルＭＯＳトランジス
タの第２負荷トランジスタＱｌ２をなすソース、ドレイ
ン、チャネル領域がすべて形成される。活性領域１２ａ
内には、ＮチャネルＭＯＳトランジスタの第２駆動トラ
ンジスタＱｄ２をなすソース、ドレイン、チャネル領域
が形成される。また、活性領域１２ｂ内には第１駆動及
びスイッチトランジスタＱｄ１，Ｑｔ１が形成され、活
性領域１０ｂ内には第１負荷トランジスタＱｌ１が形成
される。

【００２５】本例ではＬＯＣＯＳ法によって素子分離用
フィールド酸化膜を形成するのではなくトレンチ絶縁に
よって素子間絶縁を行い、フィールド酸化膜にあり得る
バーズビークがトレンチ絶縁工程では生成されないの
で、トランジスタ間隔をさらに狭くすることが可能であ
る。したがって、集積性が向上する。

【００２６】図５には、基板２にＮ形ウェル８を形成す
る工程が示されている。すなわち、Ｐチャネルトランジ
スタを形成する活性領域１０ａ，１０ｂを除いてその他
の活性領域１２ａ，１２ｂなどをフォトレジスタパター
ン２６ａで覆い、Ｎ形イオン注入工程を施す。この場
合、例えば不純物として燐(phosphorus)を１００Ｋｅ
Ｖ，１．５×１０１３／ｃｍ２の条件で注入する。これ
により、活性領域１０ａ，１０ｂをＮ形ウェル８内に形
成した図６の構造が得られる。

【００２７】図６に示すように、Ｎ形ウェル８内の活性
領域１０ａ，１０ｂは、バルク型負荷素子としてのＰＭ
ＯＳ負荷トランジスタＱｌ１，Ｑｌ２のための領域とし
て用いられる。一方、基板２内の活性領域１２ａ，１２
ｂは、ＮＭＯＳトランジスタＱｄ１，Ｑｔ１，Ｑｄ２，
Ｑｔ２の領域として用いられる。この図６の状態に相当
する平面構造が図１５に示されている。図１５におい
て、活性領域１０ａ，１０ｂ，１２ａ，１２ｂはアイソ
レーション領域４ｃ，４ｂ，４ａ，６によって区分さ
れ、活性領域１０ａ，１０ｂはＮ形ウェル８に存在して
いる。これら各活性領域には、後続の工程で対応する導
電形イオンが注入される。

【００２８】図７〜９はゲート層形成の初めの工程で、
図６の状態となった基板上にゲートオキサイドとして用
いられる酸化膜１４を形成し、そしてゲート層の一部を
なす第１ポリシリコン層１６を形成した後、コンタクト
１８（コンタクトホール）を開ける工程である。

【００２９】図７において、酸化膜１４は、熱酸化法に
よって１６０Å程度の厚さで成膜される。図８におい
て、第１ポリシリコン層１６は、酸化膜１４の上に気相
蒸着法によって１５００Åほどの厚さで形成される。そ
して図９において、第１ポリシリコン層１６と酸化膜１
４の一部が異方性エッチされてコンタクト１８が形成さ
れ、活性領域１０ｂの要部及び活性領域１２ｂの要部を
露出させる。このコンタクト１８が埋込コンタクトホー
ルになる。このように、ゲートポリ層１６をゲート酸化
膜１４の上に形成してからコンタクトを開けるので、ゲ
ート酸化膜層１４とゲートポリ層１６との間の界面特性
が従来の技術に比べて良好になる。

【００３０】コンタクト１８の平面的位置と１セル中の
コンタクト数を示すために図１６が提供されている。図
１６では、ノードＮ１のコンタクト１８とノードＮ２の
コンタクト１８’を示してあり、このコンタクト１８，
１８’によって活性領域１０ａ，１０ｂ，１２ａ，１２
ｂ及びトレンチアイソレーション領域４ｃの各要部が露
出している。

【００３１】図１０〜図１２は、第１ポリシリコン層１
６上にサリサイデーション(salicidation)工程を施して
第２ポリシリコン層２２を形成するゲート層形成工程を
示している。

【００３２】図１０において、コンタクト１８の内部も
含めて第１ポリシリコン層１６の上に、３００〜５００
Å厚のシリサイド層２０がサリサイデーション工程で形
成される。そのサリサイデーション工程とは別途のマス
ク無しでセルフアラインによりシリサイド層を形成する
工程である。この工程では、例えばチタン、タンタル、
タングステンなどの金属を気相蒸着法やスパッタリング
でデポジションした後、高温でアニールを施す。チタン
を使用する場合であれば、それによるチタンとシリコン
イオンの反応でチタンシリサイド層２０が形成される。
金属シリサイド層をなさない反応せずに残った金属は、
別工程で除去される。形成されたシリサイド層２０は、
トランジスタのゲート連結層をなすとともに相互連結層
の補助層として用いられる。

【００３３】図１０の開口１９は、アイソレーション領
域４ｃによるトレンチ絶縁上なのでシリサイド層２０が
形成されない部分である。つまり、開口１９は、別途の
コンタクト形成工程を行うまでもなく生成される。

【００３４】図１１の工程で、第２ポリシリコン層２２
が全体的に形成される。これら第１，２ポリシリコン層
１６，２２は未ドープのポリシリコンなので、同じ手法
で塗布可能である。

【００３５】図１２工程では、フォトリソグラフィによ
るパターニングが実施される。このパターニングによっ
て、第２負荷トランジスタＱｌ２と第２駆動トランジス
タＱｄ２のゲート層（ゲート連結層）が第１ポリシリコ
ン層１６，シリサイド層２０、第２ポリシリコン層２２
の積層構造で一体形成される。また同時に、トランジス
タＱｌ１のドレイン領域ｌ１ＤとトランジスタＱｄ１，
Ｑｔ１のドレイン領域ｄ１Ｄ，ｔ１Ｄとの間を結ぶ相互
連結層が、シリサイド層２０及び第２ポリシリコン層２
２の積層構造から提供される。つまり、ゲート連結層及
び相互連結層が１つのコンタクト１８を通して構成され
る。

【００３６】この図１２のパターニングによって、図２
に示すように、ゲート連結層及び相互連結層をなすポリ
シリコン及びシリサイド層は４つにパターン分け（２
２，２２’，２２ａ，２２ｂ）されることがわかる。こ
のように、ゲート電極のパターニング時にゲートと３つ
の共通ドレインとの間のクロス連結層及びＰ，Ｎ活性領
域をつなぐ相互連結層が同時に形成され、ノードＮ１が
一度に生成される。図２中の矢示１６の部分は、第１ポ
リシリコン層１６も存在する部分である。

【００３７】図１３及び図１４は、ソース及びドレイン
形成のＮ，Ｐ形イオン注入の工程を示す。なお、図１３
と図１４の工程は逆順でもよい。また、この前にＬＤＤ
構造の工程を実施することができる。

【００３８】図１３においては、ＮチャネルＭＯＳトラ
ンジスタのソース及びドレイン領域を形成するために、
Ｎ形ウェル８の上をフォトレジスト２６ｂでマスクし、
Ｎ形イオンの例えば燐を高濃度（１×１０１３／ｃｍ２
〜１×１０１６／ｃｍ２）で注入する。これにより、露
出層を通して半導体基板２の内部にイオン注入が実行さ
れ、後続の拡散工程によって活性領域１２ａ，１２ｂに
ドレイン（ソース）領域２４ａ，２４ｂが形成される。
また、このイオン注入により、コンタクト１８内の露出
したシリサイド層２０及び第１ポリシリコン層１６も同
時にＮ形になる。

【００３９】フォトレジスト２６ｂ除去後の図１４にお
いては、Ｎ形イオンを注入した領域をフォトレジスタ２
６ｃでマスクし、Ｐ形イオンの例えばボロンを高濃度
（１×１０１３／ｃｍ２〜１×１０１６／ｃｍ２）で注
入する。これにより、後続の拡散工程を経るとドレイン
（ソース）領域２５ａ，２５ｂが形成される。また同時
に、露出した部部のシリサイド層２０及び第１ポリシリ
コン層１６もＰ形になる。

【００４０】図１４の工程後のフォトレジスト２６ｃを
除去してから、１１５０℃以上の温度で８時間程度ドラ
イブイン（拡散工程）を行うと、図３の構造が完成す
る。この拡散工程により各イオン注入領域が適切な拡散
深さとなる。

【００４１】ここで、コンタクト１８内にある相互連結
層下部に形成の拡散領域２４ａ，２５ａの深さは比較的
深い。なぜなら、相互連結層下の不純物拡散領域にはシ
リサイド層２０が直接接触し、該コンタクト１８内では
一層のポリシリコン層２２がその上にあるだけのためで
ある。したがって、従来の埋込コンタクトの拡散濃度に
比べていっそう高いコンタクト濃度で、しかも低抵抗の
シリサイド層２０が直接接触するので、接触抵抗が著し
く減少し、導電性が向上する。

【００４２】以後の工程は、例えば従来通り金属配線工
程などが行われる。

【００４３】

【発明の効果】本発明によれば、第２ポリシリコン層ま
でゲート層を形成した後のゲートパターニングでゲート
連結層及び相互連結層を一括形成する方式とし、また、
Ｐ形及びＮ形のソース・ドレイン領域と相互連結層が計
２回のイオン注入工程によって完成するので、製造工程
が簡単である。そして、相互連結層をセルトランジスタ
のゲート電極と同一層とし、１ノードでゲートのクロス
カップリングを行うゲート連結層とドレインの相互連結
層を接続するので、セル中のコンタクト数を大幅に減ら
し、トランジスタ素子間隔を縮めることができ、レイア
ウトマージンが大きくセルサイズを縮小することが可能
となり、さらなる高集積化が可能である。また、相互連
結層下部のコンタクト高濃度向上及びシリサイド層の直
接接続により低抵抗コンタクトが実現され、さらに、ゲ
ート酸化膜とゲートポリシリコン層との間の界面特性を
改善することができるので、低電力、高速動作に適した
ＳＲＡＭセルが提供される。

【図面の簡単な説明】

【図１】ＣＭＯＳ形ＳＲＡＭセルの等価回路図。

【図２】本発明によるＳＲＡＭセルの平面構造を示した
平面図。

【図３】図２中の断面線Ａ−Ａ’に沿う断面図。

【図４】図２及び図３に示すＳＲＡＭセルの製造工程
図。

【図５】図４に続く製造工程図。

【図６】図５の工程後の状態を示した図３相当の断面
図。

【図７】図５に続く製造工程図。

【図８】図７に続く製造工程図。

【図９】図８に続く製造工程図。

【図１０】図９に続く製造工程図。

【図１１】図１０に続く製造工程図。

【図１２】図１１に続く製造工程図。

【図１３】図１２に続く製造工程図。

【図１４】図１３に続く製造工程図。

【図１５】図６の状態の平面構造を示した図２相当の平
面図。

【図１６】図９後の状態の平面構造を示した図２相当の
平面図。

Claims

【特許請求の範囲】

【請求項１】各一対の負荷トランジスタ、駆動トラン
ジスタ、スイッチトランジスタをメモリセルに有するＳ
ＲＡＭセルにおいて、一方の負荷トランジスタと駆動トランジスタのゲート電
極が共通の第１ポリシリコン層、シリサイド層、及び第
２ポリシリコン層からなるとともに、他方の負荷トラン
ジスタ及び駆動トランジスタのドレイン領域を接続する
相互連結層が前記ゲート電極のシリサイド層及び第２ポ
リシリコン層を延長した部分からなることを特徴とする
ＳＲＡＭセル。
【請求項２】各一対の負荷トランジスタ、駆動トラン
ジスタ、スイッチトランジスタをメモリセルに有するＳ
ＲＡＭセルの製造方法において、基板内に反対の導電形をもつウェルを形成する過程と、
基板上に絶縁膜を形成してその上に第１ポリシリコン層
を形成する過程と、その第１ポリシリコン層及び絶縁膜
の一部をエッチングして前記ウェル内の活性領域と前記
ウェル外の活性領域とをつなぐコンタクト部分を開け、
該コンタクト部分を含めて第１ポリシリコン層上にシリ
サイド層を形成する過程と、このシリサイド層上に第２
ポリシリコン層を形成する過程と、これら第２ポリシリ
コン層、シリサイド層、及び第１ポリシリコン層をパタ
ーニングして各トランジスタのゲート及び相互連結層を
形成する過程と、イオン注入及び拡散により各トランジ
スタのソース及びドレイン領域を形成する過程と、を実
施することを特徴とする製造方法。
【請求項３】ウェルを形成する過程の前に、基板にト
レンチアイソレーション領域を形成して活性領域を確定
する過程を実施する請求項２記載の製造方法。
【請求項４】基板内に活性領域を確定するトレンチア
イソレーション領域を形成し、これにより確定された活
性領域のいずれかを第１導電形トランジスタ用の第１の
活性領域とし、その他の活性領域を第２導電形トランジ
スタ用の第２の活性領域とするＳＲＡＭセルの製造方法
において、基板上にゲート絶縁膜及び第１ポリシリコン層を積層す
る過程と、これら第１ポリシリコン層及びゲート絶縁膜
をエッチングして第１及び第２の活性領域の要部を露出
させるコンタクト部分を形成する過程と、このコンタク
ト部分を含めて第１ポリシリコン層上にシリサイド層を
形成し、その上に第２ポリシリコン層を形成する過程
と、マスクパターンに従いこれら第２ポリシリコン層、
シリサイド層、及び第１ポリシリコン層をエッチングし
て各トランジスタのゲート連結層及び前記第１及び第２
の活性領域を接続する相互連結層を一括して形成する過
程と、前記第１の活性領域に第１導電形のイオンを注入
する過程と、前記第２の活性領域に第２導電形のイオン
を注入する過程と、を実施することを特徴とする製造方
法。
【請求項５】各イオンを注入する過程は、対象となる
活性領域、ゲート連結層、及び相互連結層に対し同時に
実行する請求項４記載の製造方法。
【請求項６】イオン注入後に熱処理を行う請求項５記
載の製造方法。
【請求項７】第１の活性領域を第２導電形のウェル内
に形成する請求項５記載の製造方法。