DE19518133C2 - Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-HalbleitervorrichtungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 10
- 230000007547 defect Effects 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005234 chemical deposition Methods 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000002452 interceptive effect Effects 0.000 description 4
- -1 POCl 3 Chemical class 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Gateelektrode für eine EEPROM-Halbleitervorrichtung.
Die Datenzurückhalte- oder Datenspeicherzeit, d. h. die
Zeitdauer, innerhalb der die gespeicherten Daten in einem
schwebenden Gate gehalten werden, ist einer der wichtigsten
Faktoren in einer EEPROM-Flash-Vorrichtung. Ein Verlust von
in einem schwebenden Gate gespeicherten Daten tritt ein, wenn
diese zu einem Zeitpunkt ausgelesen werden, bei der eine
positive Vorspannung am Steuergate anliegt. Ein Verlust von
gespeicherten Daten tritt daher durch Injektion von
Defektelektronen ein, die vom Steuergate zu einer
dielektrischen Schicht bewegt werden, und ausserdem durch
Leckströme, die zu einem Tunneloxid fliessen.
Eine weitere Forderung an eine EEPROM-Flash-Vorrichtung ist
ein hohes Kapazitätskopplungsverhältnis zwischen einem
Steuergate und einem schwebenden Gate. Daher ist bei der
Herstellung eines Flash-EEPROM eine zwischenliegende
dielektrische Schicht mit einer Dreischichtstruktur,
bestehend aus einer unteren Oxidschicht, einer Nitridschicht
und einer oberen Oxidschicht (nachfolgend als "ONO"
bezeichnet) anstelle einer Oxidschicht notwendig. Da die
Nitridschicht jedoch eine schmale Bandbreite hat, wird die
Datenrückhalte- oder Datenspeicherzeit durch eine Injektion
von vom Steuergate bewegten Defektelektronen reduziert, wenn
die obere Oxidschicht dünn ist. Da jedoch die Oxidschicht auf
einer Nitridschicht nicht auf mehr als 1,0 nm durch
thermische Oxidation gebracht werden kann, muss das chemische
Abscheiden aus der Gasphase (CVD-Verfahren) zur Bildung der
oberen Oxidschicht angewandt werden. Es ist schwierig, dieses
Verfahren bei der Herstellung eines Flash-EEPROM anzuwenden.
Auch verringert eine dicke dielektrische Schicht das
Kapazitätskopplungsverhältnis, was die Leistungsfähigkeit der
Vorrichtung herabsetzt.
Zur Herstellung einer Gateelektrode für eine
Halbleitervorrichtung ist aus der EP-A-511 628 ein Verfahren
bekannt, das folgende Schritte umfasst: Bildung einer
Tunneloxidschicht auf einem Siliciumsubstrat, Aufbringen
eines Polysilicium auf der Tunneloxidschicht und Dotierung
eines Störions in das Polysilicium, um ein schwebendes Gate zu
bilden, Bildung einer unteren Oxidschicht, einer
Nitridschicht und einer oberen Oxidschicht auf dem
schwebenden Gate, um eine zwischenliegende dielektrische
Schicht zu bilden, Aufbringen eines Leiters auf der
zwischenliegenden dielektrischen Schicht, um ein Steuergate
zu bilden, und Strukturieren des Steuergates, der
dielektrischen Schicht, des schwebenden Gates und der
Tunneloxidschicht mittels einer Maske, um eine Gatelektrode
zu bilden. Ferner ist aus der JP-A-5-206475 eine EPROM-
Halbleitervorrichtung bekannt, bei der durch eine
unterschiedliche Dotierung eines Floating- und eines
Steuergates eine Energieschwelle für Defektelektronen auf
einer zwischenliegenden dielektrischen Schicht geschaffen
ist. Schliesslich offenbart die JP-A-6-125089 eine
Speichervorrichtung, bei der der Kanalbereich eines
Speichertransistors aus einem einkristallinen Silicium-
Germanium-Dünnfilm gebildet ist, um eine hohe Energieschwelle
für Defektelektronen auf einem Silicium-Oxinitrid-
Isolationsfilm zum Kanalbereich zu schaffen.
Ziel der Erfindung ist die Schaffung eines Verfahrens der
gattungsgemässen Art zur Herstellung einer
Steuergateelektrode, bei der die Energieschwelle für
Defektelektronen heraufgesetzt ist, um die
Datenzurückhaltezeit zu verlängern. Dabei soll die
Steuergateelektrode eine Doppelschichtstruktur, bestehend aus
Polysilicium-Germanium und Polysilicium aufweisen.
Das erfindungsgemässe Verfahren zeichnet sich durch die
Schritte gemäss dem Patentanspruch 1 aus. Die Unteransprüche
betreffen vorteilhafte Weiterbildungen der Erfindung.
Die Erfindung wird nachfolgend anhand eines Ausführungs
beispieles und der Zeichnung näher erläutert.
In der Zeichnung zeigen Fig. 1 bis 7 in geschnittener
Ansicht Darstellungen zur Erläuterung des erfindungsgemässen
Verfahrens zur Herstellung einer Gateelektrode für eine
Halbleitervorrichtung.
Nach Fig. 1 ist auf einem Siliciumsubstrat 1 eine
Tunneloxidschicht 2 ausgebildet. Auf der Tunneloxidschicht 2
ist eine Polysiliciumschicht mit einer Dicke von etwa 100 bis
200 nm aufgegeben, die danach mit einem Störion, wie POCl3,
dotiert wird, wodurch ein schwebendes Gate 3 entsteht.
Nach Fig. 2 ist eine untere Oxidschicht 4 auf dem schwebenden
Gate 3 ausgebildet. Eine Nitridschicht 5 ist auf der unteren
Oxidschicht 4 mittels eines chemischen Abscheidungsverfahrens
aus der Gasphase aufgegeben worden. Eine dünne obere
Oxidschicht 6 mit einer Dicke von 0,8 bis 1,5 nm ist mittels
einer thermischen Oxidation der Oberfläche der Nitridschicht
5 gebildet worden. Eine zwischenliegende dielektrische
Schicht 11 umfasst die unter Oxidschicht 4, die Nitridschicht
5 und die obere Oxidschicht 6. D. h. es liegt eine ONO-
Struktur vor.
Mit Bezug auf Fig. 3 wurde ein erster Leiter mit einer
grossen Energieschwelle für ein Defektelektron auf der
zwischenliegenden dielektrischen Schicht 11 mit einer Dicke
von etwa 20 bis 100 nm aufgegeben, wodurch ein erstes
Steuergate gebildet wird. Der erste Leiter ist Polysilicium-
Germanium. Das Polysilicium-Germanium wird mittels eines
chemischen Abscheidungsverfahrens aus der Gasphase unter
Verwendung von SiH4-Gas und GeH4-Gas bei einer Temperatur von
600 bis 650°C und einem Druck von 50 bis 300 mTorr
aufgebracht. Zu diesem Zeitpunkt beträgt der Anteil an
Germanium (Ge) 20 bis 50%.
Mit Bezug auf Fig. 4 ist ein zweiter Leiter auf dem ersten
Steuergate 7 aufgegeben worden, was ein zweites Steuergate 8
schafft. Der zweite Leiter ist Polysilicium. Er wird
anschliessend mit einem Störion, wie POCl3, nach der
Abscheidung dotiert.
Nach Fig. 5 sind die zweiten und dritten Steuergates 8 bzw.
7, die zwischenliegende dielektrische Schicht 11, das
schwebende Gate 3 und die Tunneloxidschicht 2 nacheinander
mittels eines lithografischen Verfahrens und eines
Ätzverfahrens mit Hilfe eines Maske unter Bildung einer
Gateelektrode strukturiert worden. Das eingesetzte
Ätzverfahren ist das Trockenätzen.
Mit Bezug auf Fig. 6 ist ein Störion, wie Arsen (AS), in das
freiliegende Siliciumsubstrat 1 implantiert worden, und mit
Bezug auf Fig. 7 sind ein Quellen- und Drainbereich 9, 10
durch Implantation von Störionen gebildet worden, wodurch
eine EEPROM-Flashzelle geschaffen wird.
Die Bandlücke von Polysilicium-Germanium ist geringer als
diejenige von Silicium. Bei der Bandstruktur von
Polysilicium-Germanium ist das Energieniveau des
Leitungsbandes annähernd das gleiche wie das von Silicium,
jedoch ist das Energieniveau des Valenzbandes höher als das
von Silicium. Wenn daher der Bereich der Steuergateelektrode
in Berührung mit einer dielektrischen Schicht aus
Polysilicium-Germanium gebildet wird, erfährt die Barriere für
ein Elektron keine wesentliche Änderung, während die Barriere
für ein Defektelektron erhöht wird. Daher wird eine Injektion
von Defektelektronen, die sich vom Steuergate bewegen,
unterdrückt, ohne dass die Dicke der oberen Oxidschicht
heraufgesetzt werden muss.
Wie zuvor beschrieben wurde, ist erfindungsgemäss eine
Steuergateelektrode mit einer doppelten Schichtstruktur,
bestehend aus Polysilicium-Germanium und Polysilicium
geschaffen, wodurch die Energiebarriere für Defektelektronen,
die sich vom Steuergate zur dielektrischen Schicht bewegen,
angeboten und die Datenspeicherzeit vergrössert wird. Infolge
davon wird die Zuverlässigkeit der Speichervorrichtung
verbessert. Ferner wird die Injektion von Defektelektronen,
die sich vom Steuergate bewegen, unterdrückt, ohne dass die
Dicke der oberen Oxidschicht vergrössert werden muss, was das
Kapazitätskopplungsverhältnis vergrössert. Die obere Schicht
des Steuergates besteht aus Polysilicium, so dass als
Verbindungsverfahren ein früheres Verfahren angewendet werden
kann.
Claims (10)
1. Verfahren zur Herstellung einer Gateelektrode für
eine Halbleitervorrichtung, mit folgenden Schritten:
Bildung einer Tunneloxidschicht (2) auf einem Siliciumsubstrat (1),
Aufbringen eines Polysiliciums auf der Tunneloxidschicht (2) und Dotierung des Polysiliciums, um ein schwebendes Gate (3) zu bilden,
aufeinanderfolgende Bildung einer unteren Oxidschicht (4), einer Nitridschicht (5) und einer oberen Oxidschicht (6) auf dem schwebenden Gate (3), um eine zwischenliegende dielektrische Schicht (11) zu bilden,
Aufbringen eines ersten Leiters auf der zwischenliegenden dielektrischen Schicht (11), der eine hohe Energieschwelle für ein Defektelektron aufweist, um ein erstes Steuergate (7) zu bilden,
Aufbringen eines zweiten Leiters auf dem ersten Steuergate (7), um ein zweites Steuergate (8) zu bilden, und
aufeinanderfolgendes Strukturieren des zweiten und ersten Steuergates (8, 7), der zwischenliegenden dielektrischen Schicht (10), des schwebenden Gates (3) und der Tunneloxidschicht (2) unter Verwendung einer Maske, um eine Gateelektrode zu bilden.
Bildung einer Tunneloxidschicht (2) auf einem Siliciumsubstrat (1),
Aufbringen eines Polysiliciums auf der Tunneloxidschicht (2) und Dotierung des Polysiliciums, um ein schwebendes Gate (3) zu bilden,
aufeinanderfolgende Bildung einer unteren Oxidschicht (4), einer Nitridschicht (5) und einer oberen Oxidschicht (6) auf dem schwebenden Gate (3), um eine zwischenliegende dielektrische Schicht (11) zu bilden,
Aufbringen eines ersten Leiters auf der zwischenliegenden dielektrischen Schicht (11), der eine hohe Energieschwelle für ein Defektelektron aufweist, um ein erstes Steuergate (7) zu bilden,
Aufbringen eines zweiten Leiters auf dem ersten Steuergate (7), um ein zweites Steuergate (8) zu bilden, und
aufeinanderfolgendes Strukturieren des zweiten und ersten Steuergates (8, 7), der zwischenliegenden dielektrischen Schicht (10), des schwebenden Gates (3) und der Tunneloxidschicht (2) unter Verwendung einer Maske, um eine Gateelektrode zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass das Polysilicium mit einer Dicke von 100 bis 200 nm
aufgebracht wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die Nitridschicht (5) nach einem chemischen
Abscheidungsverfahren aus der Gasphase gebildet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass die obere Oxidschicht (6) mit einer Dicke von 0,8 bis
1,5 nm ausgebildet wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
dass die obere Oxidschicht (6) durch thermische Oxidation des
Nitrids gebildet wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass der erste Leiter aus Polysilicium-Germanium besteht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
dass das Polysilicium-Germanium durch ein chemisches
Abscheidungsverfahren aus der Gasphase unter Verwendung von
SiH4-Gas und GeH4-Gas bei einer Temperatur von 600 bis 650°C
und einem Druck von 50 bis 300 mTorr gebildet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
dass das Verhältnis von Germanium (Ge) 20 bis 50% beträgt,
wenn das Polysilicium-Germanium aufgegeben wird.
9. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
dass der erste Leiter mit einer Dicke von 20 bis 100 nm
aufgegeben wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
dass der zweite Leiter Polysilicium ist.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940011334A KR0149528B1 (ko) | 1994-05-25 | 1994-05-25 | 반도체 소자의 콘트롤 게이트 전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19518133A1 DE19518133A1 (de) | 1995-11-30 |
| DE19518133C2 true DE19518133C2 (de) | 2002-01-17 |
Family
ID=19383701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19518133A Expired - Lifetime DE19518133C2 (de) | 1994-05-25 | 1995-05-17 | Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5536667A (de) |
| JP (1) | JP2810636B2 (de) |
| KR (1) | KR0149528B1 (de) |
| DE (1) | DE19518133C2 (de) |
| FR (1) | FR2724049B1 (de) |
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| DE19518133A1 (de) | 1995-11-30 |
| US5536667A (en) | 1996-07-16 |
| KR950034833A (ko) | 1995-12-28 |
| JP2810636B2 (ja) | 1998-10-15 |
| KR0149528B1 (ko) | 1998-10-01 |
| JPH08162549A (ja) | 1996-06-21 |
| FR2724049B1 (fr) | 1998-05-29 |
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