DE19518133C2 - Method of manufacturing a gate electrode for an EEPROM semiconductor device - Google Patents
Method of manufacturing a gate electrode for an EEPROM semiconductor deviceInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung.The invention relates to a method for producing a Gate electrode for an EEPROM semiconductor device.
Die Datenzurückhalte- oder Datenspeicherzeit, d. h. die Zeitdauer, innerhalb der die gespeicherten Daten in einem schwebenden Gate gehalten werden, ist einer der wichtigsten Faktoren in einer EEPROM-Flash-Vorrichtung. Ein Verlust von in einem schwebenden Gate gespeicherten Daten tritt ein, wenn diese zu einem Zeitpunkt ausgelesen werden, bei der eine positive Vorspannung am Steuergate anliegt. Ein Verlust von gespeicherten Daten tritt daher durch Injektion von Defektelektronen ein, die vom Steuergate zu einer dielektrischen Schicht bewegt werden, und ausserdem durch Leckströme, die zu einem Tunneloxid fliessen.The data retention or data retention time, i.e. H. the Time period within which the stored data in one floating gate is one of the most important Factors in an EEPROM flash device. A loss of Data stored in a floating gate occurs when these are read out at a time when a positive bias is applied to the control gate. A loss of stored data therefore occurs by injection of Defect electrons from the control gate to a dielectric layer are moved, and also by Leakage currents that flow to a tunnel oxide.
Eine weitere Forderung an eine EEPROM-Flash-Vorrichtung ist ein hohes Kapazitätskopplungsverhältnis zwischen einem Steuergate und einem schwebenden Gate. Daher ist bei der Herstellung eines Flash-EEPROM eine zwischenliegende dielektrische Schicht mit einer Dreischichtstruktur, bestehend aus einer unteren Oxidschicht, einer Nitridschicht und einer oberen Oxidschicht (nachfolgend als "ONO" bezeichnet) anstelle einer Oxidschicht notwendig. Da die Nitridschicht jedoch eine schmale Bandbreite hat, wird die Datenrückhalte- oder Datenspeicherzeit durch eine Injektion von vom Steuergate bewegten Defektelektronen reduziert, wenn die obere Oxidschicht dünn ist. Da jedoch die Oxidschicht auf einer Nitridschicht nicht auf mehr als 1,0 nm durch thermische Oxidation gebracht werden kann, muss das chemische Abscheiden aus der Gasphase (CVD-Verfahren) zur Bildung der oberen Oxidschicht angewandt werden. Es ist schwierig, dieses Verfahren bei der Herstellung eines Flash-EEPROM anzuwenden. Auch verringert eine dicke dielektrische Schicht das Kapazitätskopplungsverhältnis, was die Leistungsfähigkeit der Vorrichtung herabsetzt.Another requirement for an EEPROM flash device is a high capacity coupling ratio between one Control gate and a floating gate. Therefore at the Making a flash EEPROM an intermediate one dielectric layer with a three-layer structure, consisting of a lower oxide layer, a nitride layer and an upper oxide layer (hereinafter referred to as "ONO" referred to) instead of an oxide layer. Since the However, the nitride layer has a narrow bandwidth Data retention or data retention time through an injection of defects moved by the control gate if the top oxide layer is thin. However, since the oxide layer is on a nitride layer to no more than 1.0 nm thermal oxidation can be brought, the chemical Separation from the gas phase (CVD process) to form the upper oxide layer can be applied. It is difficult to do this Use the procedure for the production of a flash EEPROM. A thick dielectric layer also reduces this Capacity coupling ratio what the performance of the Device.
Zur Herstellung einer Gateelektrode für eine Halbleitervorrichtung ist aus der EP-A-511 628 ein Verfahren bekannt, das folgende Schritte umfasst: Bildung einer Tunneloxidschicht auf einem Siliciumsubstrat, Aufbringen eines Polysilicium auf der Tunneloxidschicht und Dotierung eines Störions in das Polysilicium, um ein schwebendes Gate zu bilden, Bildung einer unteren Oxidschicht, einer Nitridschicht und einer oberen Oxidschicht auf dem schwebenden Gate, um eine zwischenliegende dielektrische Schicht zu bilden, Aufbringen eines Leiters auf der zwischenliegenden dielektrischen Schicht, um ein Steuergate zu bilden, und Strukturieren des Steuergates, der dielektrischen Schicht, des schwebenden Gates und der Tunneloxidschicht mittels einer Maske, um eine Gatelektrode zu bilden. Ferner ist aus der JP-A-5-206475 eine EPROM- Halbleitervorrichtung bekannt, bei der durch eine unterschiedliche Dotierung eines Floating- und eines Steuergates eine Energieschwelle für Defektelektronen auf einer zwischenliegenden dielektrischen Schicht geschaffen ist. Schliesslich offenbart die JP-A-6-125089 eine Speichervorrichtung, bei der der Kanalbereich eines Speichertransistors aus einem einkristallinen Silicium- Germanium-Dünnfilm gebildet ist, um eine hohe Energieschwelle für Defektelektronen auf einem Silicium-Oxinitrid- Isolationsfilm zum Kanalbereich zu schaffen.To produce a gate electrode for a Semiconductor device is a method from EP-A-511 628 known, which comprises the following steps: formation of a Tunnel oxide layer on a silicon substrate, application a polysilicon on the tunnel oxide layer and doping an interfering ion into the polysilicon to close a floating gate form, formation of a lower oxide layer, one Nitride layer and an upper oxide layer on the floating gate to an intermediate dielectric To form a layer, applying a conductor to the layer intermediate dielectric layer to a control gate to form and structure the control gate that dielectric layer, the floating gate and the Tunnel oxide layer using a mask around a gate electrode to build. Furthermore, from EP-A-5-206475 an EPROM Semiconductor device known in which by a different doping of a floating and one Control gates an energy threshold for defects an intermediate dielectric layer created is. Finally, JP-A-6-125089 discloses one Storage device in which the channel area of a Memory transistor made of a single-crystalline silicon Germanium thin film is formed to a high energy threshold for defect electrons on a silicon oxynitride To create insulation film to the channel area.
Ziel der Erfindung ist die Schaffung eines Verfahrens der gattungsgemässen Art zur Herstellung einer Steuergateelektrode, bei der die Energieschwelle für Defektelektronen heraufgesetzt ist, um die Datenzurückhaltezeit zu verlängern. Dabei soll die Steuergateelektrode eine Doppelschichtstruktur, bestehend aus Polysilicium-Germanium und Polysilicium aufweisen.The aim of the invention is to provide a method of generic type for producing a Control gate electrode at which the energy threshold for Is raised to the Extend data retention time. Thereby the Control gate electrode consisting of a double layer structure Have polysilicon germanium and polysilicon.
Das erfindungsgemässe Verfahren zeichnet sich durch die Schritte gemäss dem Patentanspruch 1 aus. Die Unteransprüche betreffen vorteilhafte Weiterbildungen der Erfindung.The inventive method is characterized by the Steps according to claim 1. The subclaims relate to advantageous developments of the invention.
Die Erfindung wird nachfolgend anhand eines Ausführungs beispieles und der Zeichnung näher erläutert.The invention is based on an embodiment example and the drawing explained in more detail.
In der Zeichnung zeigen Fig. 1 bis 7 in geschnittener Ansicht Darstellungen zur Erläuterung des erfindungsgemässen Verfahrens zur Herstellung einer Gateelektrode für eine Halbleitervorrichtung.In the drawing, FIGS. 1 to 7 show, in a sectional view, illustrations for explaining the method according to the invention for producing a gate electrode for a semiconductor device.
Nach Fig. 1 ist auf einem Siliciumsubstrat 1 eine Tunneloxidschicht 2 ausgebildet. Auf der Tunneloxidschicht 2 ist eine Polysiliciumschicht mit einer Dicke von etwa 100 bis 200 nm aufgegeben, die danach mit einem Störion, wie POCl3, dotiert wird, wodurch ein schwebendes Gate 3 entsteht.According to Fig. 1, a tunnel oxide film 2 is formed on a silicon substrate 1. A polysilicon layer with a thickness of approximately 100 to 200 nm is applied to the tunnel oxide layer 2 , which is then doped with an interfering ion, such as POCl 3 , which creates a floating gate 3 .
Nach Fig. 2 ist eine untere Oxidschicht 4 auf dem schwebenden Gate 3 ausgebildet. Eine Nitridschicht 5 ist auf der unteren Oxidschicht 4 mittels eines chemischen Abscheidungsverfahrens aus der Gasphase aufgegeben worden. Eine dünne obere Oxidschicht 6 mit einer Dicke von 0,8 bis 1,5 nm ist mittels einer thermischen Oxidation der Oberfläche der Nitridschicht 5 gebildet worden. Eine zwischenliegende dielektrische Schicht 11 umfasst die unter Oxidschicht 4, die Nitridschicht 5 und die obere Oxidschicht 6. D. h. es liegt eine ONO- Struktur vor.According to FIG. 2 is a bottom oxide layer 4 is formed on the floating gate. 3 A nitride layer 5 has been applied to the lower oxide layer 4 by means of a chemical vapor deposition process. A thin upper oxide layer 6 with a thickness of 0.8 to 1.5 nm has been formed by thermal oxidation of the surface of the nitride layer 5 . An intermediate dielectric layer 11 comprises the under oxide layer 4 , the nitride layer 5 and the upper oxide layer 6 . That is, there is an ONO structure.
Mit Bezug auf Fig. 3 wurde ein erster Leiter mit einer grossen Energieschwelle für ein Defektelektron auf der zwischenliegenden dielektrischen Schicht 11 mit einer Dicke von etwa 20 bis 100 nm aufgegeben, wodurch ein erstes Steuergate gebildet wird. Der erste Leiter ist Polysilicium- Germanium. Das Polysilicium-Germanium wird mittels eines chemischen Abscheidungsverfahrens aus der Gasphase unter Verwendung von SiH4-Gas und GeH4-Gas bei einer Temperatur von 600 bis 650°C und einem Druck von 50 bis 300 mTorr aufgebracht. Zu diesem Zeitpunkt beträgt der Anteil an Germanium (Ge) 20 bis 50%.With reference to FIG. 3, a first conductor with a large energy threshold for a defect electron was placed on the intermediate dielectric layer 11 with a thickness of approximately 20 to 100 nm, whereby a first control gate is formed. The first conductor is polysilicon germanium. The polysilicon germanium is applied by means of a chemical vapor deposition process using SiH 4 gas and GeH 4 gas at a temperature of 600 to 650 ° C and a pressure of 50 to 300 mTorr. At this point, the proportion of germanium (Ge) is 20 to 50%.
Mit Bezug auf Fig. 4 ist ein zweiter Leiter auf dem ersten Steuergate 7 aufgegeben worden, was ein zweites Steuergate 8 schafft. Der zweite Leiter ist Polysilicium. Er wird anschliessend mit einem Störion, wie POCl3, nach der Abscheidung dotiert.With reference to FIG. 4, a second conductor has been abandoned on the first control gate 7 , which creates a second control gate 8 . The second conductor is polysilicon. It is then doped with an interfering ion, such as POCl 3 , after the deposition.
Nach Fig. 5 sind die zweiten und dritten Steuergates 8 bzw. 7, die zwischenliegende dielektrische Schicht 11, das schwebende Gate 3 und die Tunneloxidschicht 2 nacheinander mittels eines lithografischen Verfahrens und eines Ätzverfahrens mit Hilfe eines Maske unter Bildung einer Gateelektrode strukturiert worden. Das eingesetzte Ätzverfahren ist das Trockenätzen.According to FIG. 5, the second and third control gates 8 and 7, the intermediate dielectric layer 11, the floating gate 3 and the tunnel 2 in succession by means of a lithographic process and an etching process using a mask to form a gate electrode have been patterned. The etching process used is dry etching.
Mit Bezug auf Fig. 6 ist ein Störion, wie Arsen (AS), in das freiliegende Siliciumsubstrat 1 implantiert worden, und mit Bezug auf Fig. 7 sind ein Quellen- und Drainbereich 9, 10 durch Implantation von Störionen gebildet worden, wodurch eine EEPROM-Flashzelle geschaffen wird.With reference to FIG. 6 is an interfering ion, such as arsenic (A S), has been implanted in the exposed silicon substrate 1, and with reference to FIG. 7, a source and drain region 9, formed 10 by implantation of impurity ions, thereby forming a EEPROM flash cell is created.
Die Bandlücke von Polysilicium-Germanium ist geringer als diejenige von Silicium. Bei der Bandstruktur von Polysilicium-Germanium ist das Energieniveau des Leitungsbandes annähernd das gleiche wie das von Silicium, jedoch ist das Energieniveau des Valenzbandes höher als das von Silicium. Wenn daher der Bereich der Steuergateelektrode in Berührung mit einer dielektrischen Schicht aus Polysilicium-Germanium gebildet wird, erfährt die Barriere für ein Elektron keine wesentliche Änderung, während die Barriere für ein Defektelektron erhöht wird. Daher wird eine Injektion von Defektelektronen, die sich vom Steuergate bewegen, unterdrückt, ohne dass die Dicke der oberen Oxidschicht heraufgesetzt werden muss.The band gap of polysilicon germanium is less than that of silicon. The band structure of Polysilicon germanium is the energy level of the Conduction band almost the same as that of silicon, however, the energy level of the valence band is higher than that of silicon. Therefore, if the area of the control gate electrode in contact with a dielectric layer Polysilicon-germanium is formed, experiences the barrier for an electron does not change significantly during the barrier for a defect electron is increased. Hence an injection of defect electrons moving from the control gate, suppressed without reducing the thickness of the top oxide layer must be raised.
Wie zuvor beschrieben wurde, ist erfindungsgemäss eine Steuergateelektrode mit einer doppelten Schichtstruktur, bestehend aus Polysilicium-Germanium und Polysilicium geschaffen, wodurch die Energiebarriere für Defektelektronen, die sich vom Steuergate zur dielektrischen Schicht bewegen, angeboten und die Datenspeicherzeit vergrössert wird. Infolge davon wird die Zuverlässigkeit der Speichervorrichtung verbessert. Ferner wird die Injektion von Defektelektronen, die sich vom Steuergate bewegen, unterdrückt, ohne dass die Dicke der oberen Oxidschicht vergrössert werden muss, was das Kapazitätskopplungsverhältnis vergrössert. Die obere Schicht des Steuergates besteht aus Polysilicium, so dass als Verbindungsverfahren ein früheres Verfahren angewendet werden kann.As described above, according to the invention is one Control gate electrode with a double layer structure, consisting of polysilicon germanium and polysilicon created what creates the energy barrier for defects, moving from the control gate to the dielectric layer offered and the data storage time is increased. As a result of which the reliability of the storage device improved. Furthermore, the injection of defect electrons, that move from the control gate are suppressed without the Thickness of the top oxide layer needs to be increased, what that Capacity coupling ratio increased. The top layer of the control gate is made of polysilicon, so that Joining procedure an earlier procedure can be applied can.
Claims (10)
Bildung einer Tunneloxidschicht (2) auf einem Siliciumsubstrat (1),
Aufbringen eines Polysiliciums auf der Tunneloxidschicht (2) und Dotierung des Polysiliciums, um ein schwebendes Gate (3) zu bilden,
aufeinanderfolgende Bildung einer unteren Oxidschicht (4), einer Nitridschicht (5) und einer oberen Oxidschicht (6) auf dem schwebenden Gate (3), um eine zwischenliegende dielektrische Schicht (11) zu bilden,
Aufbringen eines ersten Leiters auf der zwischenliegenden dielektrischen Schicht (11), der eine hohe Energieschwelle für ein Defektelektron aufweist, um ein erstes Steuergate (7) zu bilden,
Aufbringen eines zweiten Leiters auf dem ersten Steuergate (7), um ein zweites Steuergate (8) zu bilden, und
aufeinanderfolgendes Strukturieren des zweiten und ersten Steuergates (8, 7), der zwischenliegenden dielektrischen Schicht (10), des schwebenden Gates (3) und der Tunneloxidschicht (2) unter Verwendung einer Maske, um eine Gateelektrode zu bilden. 1. A method for producing a gate electrode for a semiconductor device, comprising the following steps:
Formation of a tunnel oxide layer ( 2 ) on a silicon substrate ( 1 ),
Depositing a polysilicon on the tunnel oxide layer ( 2 ) and doping the polysilicon to form a floating gate ( 3 ),
sequentially forming a lower oxide layer ( 4 ), a nitride layer ( 5 ) and an upper oxide layer ( 6 ) on the floating gate ( 3 ) to form an intermediate dielectric layer ( 11 ),
Applying a first conductor on the intermediate dielectric layer ( 11 ), which has a high energy threshold for a defect electron in order to form a first control gate ( 7 ),
Applying a second conductor to the first control gate ( 7 ) to form a second control gate ( 8 ) and
sequentially patterning the second and first control gates ( 8 , 7 ), the intermediate dielectric layer ( 10 ), the floating gate ( 3 ) and the tunnel oxide layer ( 2 ) using a mask to form a gate electrode.
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| US6441464B1 (en) | 1999-09-22 | 2002-08-27 | International Business Machines Corporation | Gate oxide stabilization by means of germanium components in gate conductor |
| US6555398B1 (en) * | 1999-10-22 | 2003-04-29 | Magic Corporation | Software programmable multiple function integrated circuit module |
| KR100390953B1 (en) * | 2000-12-27 | 2003-07-10 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory device |
| US7253467B2 (en) | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US6858906B2 (en) | 2001-06-28 | 2005-02-22 | Samsung Electronics Co., Ltd. | Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US7473959B2 (en) * | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| US20060180851A1 (en) | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| KR100822796B1 (en) * | 2003-04-28 | 2008-04-17 | 삼성전자주식회사 | Non-volatile memory device |
| KR100669089B1 (en) * | 2005-07-11 | 2007-01-16 | 삼성전자주식회사 | Gate structure, sonos non-volatile memory device having the gate structure and method of manufacturing the sonos non-volatile memory device |
| KR20090053034A (en) * | 2007-11-22 | 2009-05-27 | 주식회사 하이닉스반도체 | Method of manufacturing a flash memory device |
| KR101688614B1 (en) | 2010-03-04 | 2016-12-22 | 삼성전자주식회사 | Transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0511628A2 (en) * | 1991-04-30 | 1992-11-04 | Texas Instruments Incorporated | Insulator for integrated circuits formed by high-pressure oxidation |
| JPH05206475A (en) * | 1992-01-24 | 1993-08-13 | Sony Corp | Nonvolatile semiconductor memory device |
| JPH06125089A (en) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | Nonvolatile semiconductor memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4334292A (en) * | 1980-05-27 | 1982-06-08 | International Business Machines Corp. | Low voltage electrically erasable programmable read only memory |
| US4442449A (en) * | 1981-03-16 | 1984-04-10 | Fairchild Camera And Instrument Corp. | Binary germanium-silicon interconnect and electrode structure for integrated circuits |
| JPH01189966A (en) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | Nonvolatile semiconductor memory device |
| US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
| JPH03205830A (en) * | 1990-01-06 | 1991-09-09 | Fujitsu Ltd | Manufacture of semiconductor device and polycrystalline germanium |
| JPH088317B2 (en) * | 1990-04-24 | 1996-01-29 | 株式会社東芝 | Semiconductor memory device and manufacturing method thereof |
| DE69117796T2 (en) * | 1990-05-11 | 1996-09-26 | Philips Electronics Nv | Field effect transistor structure with a floating gate and method for its production |
| JPH05226663A (en) * | 1992-02-13 | 1993-09-03 | Toshiba Corp | Semiconductor storage device and its manufacture |
| US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
-
1994
- 1994-05-25 KR KR1019940011334A patent/KR0149528B1/en not_active IP Right Cessation
-
1995
- 1995-05-15 US US08/440,971 patent/US5536667A/en not_active Expired - Lifetime
- 1995-05-17 DE DE19518133A patent/DE19518133C2/en not_active Expired - Lifetime
- 1995-05-19 JP JP7120942A patent/JP2810636B2/en not_active Expired - Lifetime
- 1995-05-23 FR FR9506095A patent/FR2724049B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0511628A2 (en) * | 1991-04-30 | 1992-11-04 | Texas Instruments Incorporated | Insulator for integrated circuits formed by high-pressure oxidation |
| JPH05206475A (en) * | 1992-01-24 | 1993-08-13 | Sony Corp | Nonvolatile semiconductor memory device |
| JPH06125089A (en) * | 1992-10-13 | 1994-05-06 | Oki Electric Ind Co Ltd | Nonvolatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162549A (en) | 1996-06-21 |
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| FR2724049B1 (en) | 1998-05-29 |
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