KR950034833A - 반도체 소자의 콘트롤 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 EEPROM 소자의 제조공정에서 콘트롤 게이트 전극을 형성시키기 위한 방법에 관한 것으로, 콘트롤 게이트로부터 인터폴리 유전체막으로의 정공 주입에 의한 데이타 저장시간의 감소를 방지하기 위해 콘트롤 게이트를 이층구조로 형성하되 하층부는 폴리실리콘게르마늄(Poly SiGe)으로 형성하고 상층부는 폴리실리콘(poly si)으로 형성하여 콘트롤 게이트와 인터폴리 유전체막(interpoly dielectric)간의 정공(hole)에 대한 에너지 장벽(Energy barrier)이 커짐으로써 상기 콘트롤 게이트로부터의 정공 주입(hoel injection)이 억제되어 데이타 보존시간(Data retention time)이 증가될 수 있는 반도체 소자의 콘트롤 게이트 전극 형성방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1 내지 제7도는 본 발명에 따른 반도체 소자의 콘트롤 게이트 전극 형성방법을 설명하기 위한 소자의 단면도.
Claims (5)
- 반도체 소자의 콘트롤 게이트 전극 형성방법에 있어서, 실리콘 기판(1)상에 터널산화막(2)을 형성시킨 후 폴리실리콘을 증착하여 플로팅 게이트(3)를 형성시키는 단계와, 상기 단계로부터 제1산화막(4), 질화막(5)및 제2산화막(6)으로 ONO 구조의 인터폴리 유전체막을 형성시키는 단계와, 상기 단계로부터 정공에 대한 에너지 장벽이 큰 도전물로 제1콘트롤 게이트(7)를 형성시키는 단계와, 상기 단계로부터 소정의 도전물로 제2콘트롤 게이트(8)를 형성시키는 단계와, 상기 단계로부터 건식식각 방법에 의해 상기 터널산화(2), 플로팅 게이트(3), 인터폴리 유전체막(4,5 및 6), 제1콘트롤 게이트(7) 및 제2콘트롤 게이트(8)를 패터닝시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제2산화막(6)은 열산화 공정으로 10A 정도의얇은 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제1콘트롤 게이트(7)는 SiH4및 GeH4가스를 사용하여 600 내지 650℃의 온도상태 및 50 내지 300mTorr의 압력하에서 화학 기상 증착방법에 의해 증착되는 폴리실리콘게르마늄으로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제3항에 있어서, 상기 폴리실리콘게르마늄내의 Ge의 농도는 20 내지 50%인 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제2콘트롤 게이트(8)는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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