KR950021102A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR950021102A KR1019930030466A KR930030466A KR950021102A KR 950021102 A KR950021102 A KR 950021102A KR 1019930030466 A KR1019930030466 A KR 1019930030466A KR 930030466 A KR930030466 A KR 930030466A KR 950021102 A KR950021102 A KR 950021102A
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박상훈
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김주용
현대전자산업 주식회사
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Abstract

반도체 소자의 금속배선 형성방법에 있어서, 실리콘 기판 상의 절연층에 소정의 콘택홀을 형성하여 불순물 이온주입 영역을 노출시킨 콘택홀을 형성하는 단계와, 전체구조 상부에 금속막과 산화막을 적층하는 단계와, 식각공정으로 상기 산화막 패턴과 금속배선을 형성하는 단계와, 상기 금속배선 측벽에 질화막 스페이서를 형성하는 단계와, 고온에서 금속막을 콘택홀로 플로우시키는 단계를 포함하여 금소배선의 스텝커버리지를 향상시키는 기술이다.

Description

반도체 소자의 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명에 의해 금속배선을 실리콘기판에 콘택시키는 단계를 도시한 단면도.

Claims (5)

  1. 반도체 소자의 금속배선 형성방법에 있어서, 실리콘 기판 상의 절연층에 소정의 콘택홀을 형성하여 불순물 이온주입 영역을 노출시킨 콘택홀을 형성하는 단계와, 전체구조 상부에 금속막과 산화막을 적층하는 단계와, 식각공정으로 상기 산화막 패턴과 금속배선을 형성하는 단계와, 상기 금속배선 측벽에 질화막 스페이서를 형성하는 단계와, 고온에서 금속막을 콘택홀로 플로우시키는 단계로 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 금속막 증착시의 온도가 약 200~350℃ 정도인 저온 증착을 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 산화막 대신에 질화막을 형성하고, 상기 질화막 스페이서 대신에 산호막 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제1항에 있어서, 고온으로 금속막을 플로우시에 약 500℃ 이상의 확산로에 서 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서, 고온으로 금속막을 플로우시킬때 RTP(Rapid Thermal Process)에서 순간적으로 플로우시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930030466A 1993-12-28 1993-12-28 반도체 소자의 금속배선 형성방법 KR950021102A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435262B1 (ko) * 1997-08-13 2004-07-16 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100435262B1 (ko) * 1997-08-13 2004-07-16 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그 제조방법

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