JPH05206475A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05206475A JPH05206475A JP3426292A JP3426292A JPH05206475A JP H05206475 A JPH05206475 A JP H05206475A JP 3426292 A JP3426292 A JP 3426292A JP 3426292 A JP3426292 A JP 3426292A JP H05206475 A JPH05206475 A JP H05206475A
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- floating gate
- insulating film
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Abstract
(57)【要約】
【目的】 フローティングゲートとコントロールゲート
を有するＥＰＲＯＭなどの不揮発性半導体記憶装置の速
度を向上させる。 【構成】 ｐ+ 形シリコン基板１と，ＳｉＯ2 の第１ゲ
ート絶縁膜３と，ｎ+ 形ポリシリコンのフローティング
ゲート５と，ＳｉＯ2 の第２ゲート絶縁膜７と，ｐ+ 形
ポリシリコンのコントロールゲート１１を有するＥＰＲ
ＯＭである。フローティングゲート５とコントロールゲ
ート１１とは導電性が逆であり，仕事関数差が存在す
る。その結果，フローティングゲート５に印加される電
界強度が小さく，フローティングゲート５からコントロ
ールゲート１１への電子漏洩に起因する記憶保持特性の
低下がなく，第２ゲート絶縁膜７の膜厚を薄くして，Ｅ
ＰＲＯＭの動作速度を向上させることができる。
を有するＥＰＲＯＭなどの不揮発性半導体記憶装置の速
度を向上させる。 【構成】 ｐ+ 形シリコン基板１と，ＳｉＯ2 の第１ゲ
ート絶縁膜３と，ｎ+ 形ポリシリコンのフローティング
ゲート５と，ＳｉＯ2 の第２ゲート絶縁膜７と，ｐ+ 形
ポリシリコンのコントロールゲート１１を有するＥＰＲ
ＯＭである。フローティングゲート５とコントロールゲ
ート１１とは導電性が逆であり，仕事関数差が存在す
る。その結果，フローティングゲート５に印加される電
界強度が小さく，フローティングゲート５からコントロ
ールゲート１１への電子漏洩に起因する記憶保持特性の
低下がなく，第２ゲート絶縁膜７の膜厚を薄くして，Ｅ
ＰＲＯＭの動作速度を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭなどの不揮発
性半導体記憶装置に関するものであり，特に，記憶保持
能力を低下させることなく高度化を図った不揮発性半導
体記憶装置に関する。
性半導体記憶装置に関するものであり，特に，記憶保持
能力を低下させることなく高度化を図った不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置として，たとえ
ば，ＥＰＲＯＭを例示すると，図４にその断面を示すよ
うに，シリコン基板１，第１ゲート絶縁膜３，フローテ
ィングゲート５，第２ゲート絶縁膜７，コントロールゲ
ート９，拡散層としてソース形成領域１５およびドレー
ン形成領域１７, および，ＳｉＯ2 の側壁１９を有して
いる。シリコン基板１はｐ+ 形で形成され，フローティ
ングゲート５は書き込みを容易にするためｎ+ 形ポリシ
リコンで形成し，コントロールゲート９もフローティン
グゲート５と同じｎ+ 形ポリシリコンで形成している。
第１ゲート絶縁膜３および第２ゲート絶縁膜７はそれぞ
れ二酸化シリコン（ＳｉＯ2 ）で形成されている。つま
り，シリコン基板１とフローティングゲート５とは導電
性が逆であり，フローティングゲート５とコントロール
ゲート９とは導電性が同じに形成されている。
ば，ＥＰＲＯＭを例示すると，図４にその断面を示すよ
うに，シリコン基板１，第１ゲート絶縁膜３，フローテ
ィングゲート５，第２ゲート絶縁膜７，コントロールゲ
ート９，拡散層としてソース形成領域１５およびドレー
ン形成領域１７, および，ＳｉＯ2 の側壁１９を有して
いる。シリコン基板１はｐ+ 形で形成され，フローティ
ングゲート５は書き込みを容易にするためｎ+ 形ポリシ
リコンで形成し，コントロールゲート９もフローティン
グゲート５と同じｎ+ 形ポリシリコンで形成している。
第１ゲート絶縁膜３および第２ゲート絶縁膜７はそれぞ
れ二酸化シリコン（ＳｉＯ2 ）で形成されている。つま
り，シリコン基板１とフローティングゲート５とは導電
性が逆であり，フローティングゲート５とコントロール
ゲート９とは導電性が同じに形成されている。
【０００３】ＥＰＲＯＭは，図２に動作特性図を示すよ
うに，フローティングゲート５に注入された電子の有無
によりコントロールゲート９から見たしきい値電圧ΔＶ
thを変化させて，記憶値「０」または「１」に対応させ
ている。図２において，横軸はコントロールゲート電圧
ＶCG，縦軸はドレーン電流ＩD を示す。
うに，フローティングゲート５に注入された電子の有無
によりコントロールゲート９から見たしきい値電圧ΔＶ
thを変化させて，記憶値「０」または「１」に対応させ
ている。図２において，横軸はコントロールゲート電圧
ＶCG，縦軸はドレーン電流ＩD を示す。
【０００４】
【発明が解決しようとする課題】図４に示したＥＰＲＯ
Ｍのエネルギバンド（エネルギレベル（準位））を図６
に示す。実線で示した記号ＥC はコンダクション（Cond
uction) エネルギ準位，実線で示した記号ＥV はバレン
ス(Valence) エネルギ準位, 破線で示した記号ＥF はフ
エルミ(Fermi) エネルギ準位を示す。左側から，シリコ
ン基板１のエネルギ準位，厚さｄ１の第１ゲート絶縁膜
３のエネルギ準位，フローティングゲート５のエネルギ
準位，厚さｄ２のエネルギ準位，コントロールゲート９
のエネルギ準位を示す。図６（Ｂ）は電子注入前の初期
状態のエネルギバンドを示し，図６（Ｃ）は電子注入後
の保持状態を示す。図６（Ｂ）において，フローティン
グゲート５とコントロールゲート９とは同じｎ+ 形+ ポ
リシリコンで形成されているから，電子注入前のエネル
ギ準位は等しい。図６（Ｃ）において，電子ｅが注入さ
れた電位ΔＶ１分だけ，コントロールゲート９の電位に
対してフローティングゲート５のエネルギ準位が上が
り，第１ゲート絶縁膜３および第２ゲート絶縁膜７にお
いて，エネルギ準位に大きな傾斜が生ずる。
Ｍのエネルギバンド（エネルギレベル（準位））を図６
に示す。実線で示した記号ＥC はコンダクション（Cond
uction) エネルギ準位，実線で示した記号ＥV はバレン
ス(Valence) エネルギ準位, 破線で示した記号ＥF はフ
エルミ(Fermi) エネルギ準位を示す。左側から，シリコ
ン基板１のエネルギ準位，厚さｄ１の第１ゲート絶縁膜
３のエネルギ準位，フローティングゲート５のエネルギ
準位，厚さｄ２のエネルギ準位，コントロールゲート９
のエネルギ準位を示す。図６（Ｂ）は電子注入前の初期
状態のエネルギバンドを示し，図６（Ｃ）は電子注入後
の保持状態を示す。図６（Ｂ）において，フローティン
グゲート５とコントロールゲート９とは同じｎ+ 形+ ポ
リシリコンで形成されているから，電子注入前のエネル
ギ準位は等しい。図６（Ｃ）において，電子ｅが注入さ
れた電位ΔＶ１分だけ，コントロールゲート９の電位に
対してフローティングゲート５のエネルギ準位が上が
り，第１ゲート絶縁膜３および第２ゲート絶縁膜７にお
いて，エネルギ準位に大きな傾斜が生ずる。
【０００５】近年，ＥＰＲＯＭの動作速度の向上につれ
て，第２ゲート絶縁膜７の膜厚（厚さｄ２）が１００Å
程度に薄くなっている。動作速度を上げるため第２ゲー
ト絶縁膜７の厚さを薄くすると，第２ゲート絶縁膜７を
抜けてフローティングゲート５からコントロールゲート
１１へ電子が漏洩し，ＥＰＲＯＭの記憶保持が維持され
なくなるという問題に遭遇している。
て，第２ゲート絶縁膜７の膜厚（厚さｄ２）が１００Å
程度に薄くなっている。動作速度を上げるため第２ゲー
ト絶縁膜７の厚さを薄くすると，第２ゲート絶縁膜７を
抜けてフローティングゲート５からコントロールゲート
１１へ電子が漏洩し，ＥＰＲＯＭの記憶保持が維持され
なくなるという問題に遭遇している。
【０００６】かかるフローティングゲート５における保
持電子の漏洩の問題は，フローティングゲートとコント
ロールゲートを有する他の不揮発性半導体記憶装置，た
とえば，フラッシュ形ＥＥＰＲＯＭにおいても発生す
る。
持電子の漏洩の問題は，フローティングゲートとコント
ロールゲートを有する他の不揮発性半導体記憶装置，た
とえば，フラッシュ形ＥＥＰＲＯＭにおいても発生す
る。
【０００７】したがって，本発明は，高速動作可能な第
２ゲート絶縁膜の膜厚の薄い不揮発性半導体記憶装置状
態においても，かかるフローティングゲートからコント
ロールゲートへの保持電子の漏洩を防止し，長期的に安
定な記憶保持を可能とする不揮発性半導体記憶装置を提
供することを目的とする。
２ゲート絶縁膜の膜厚の薄い不揮発性半導体記憶装置状
態においても，かかるフローティングゲートからコント
ロールゲートへの保持電子の漏洩を防止し，長期的に安
定な記憶保持を可能とする不揮発性半導体記憶装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記問題を解決し，また
上記目的を解決するため，本発明によれば，半導体基板
の上に形成された第１ゲート絶縁膜，該第１ゲート絶縁
膜の上に形成されたフローティングゲート，該フローテ
ィングゲートの上に形成された第２ゲート絶縁膜，およ
び，該第２ゲート絶縁膜の上に形成されたコントロール
ゲートを有する不揮発性半導体記憶装置であって，上記
フローティングゲートとコントロールゲートの材料を仕
事関数の異なるもので形成した不揮発性半導体記憶装置
が提供される。特定的には，上記フローティングゲート
が上記半導体基板と反対導電性に形成され，上記コント
ロールゲートが上記半導体基板と同じ導電性に形成され
る。
上記目的を解決するため，本発明によれば，半導体基板
の上に形成された第１ゲート絶縁膜，該第１ゲート絶縁
膜の上に形成されたフローティングゲート，該フローテ
ィングゲートの上に形成された第２ゲート絶縁膜，およ
び，該第２ゲート絶縁膜の上に形成されたコントロール
ゲートを有する不揮発性半導体記憶装置であって，上記
フローティングゲートとコントロールゲートの材料を仕
事関数の異なるもので形成した不揮発性半導体記憶装置
が提供される。特定的には，上記フローティングゲート
が上記半導体基板と反対導電性に形成され，上記コント
ロールゲートが上記半導体基板と同じ導電性に形成され
る。
【０００９】
【作用】フローティングゲートとコントロールゲートと
を仕事関数の異なるもので形成すると，フローティング
ゲートに電子を注入する前においてもフローティングゲ
ートとコントロールゲートとの間の第２ゲート絶縁膜に
おいてエネルギ準位差が存在する。しかしながら，この
エネルギ準位の差は小さい。第２ゲート絶縁膜に印加さ
れる電界強度が小さく，この状態でフローティングゲー
トからコントロールゲートに電子が漏洩することはな
い。フローティングゲートに電子を注入すると，第２ゲ
ート絶縁膜におけるエネルギ準位の差は生ずるが，その
傾斜が反対向きになり，エネルギ準位の差はエネルギギ
ャップに相当する大きさだけ小さい状態が維持される。
したがって，フローティングゲートに注入された電子が
第２ゲート絶縁膜を貫通してコントロールゲートに漏洩
する現象は発生しない。上記仕事関数を異ならせるため
には，半導体基板の導電性とフローティングゲートの導
電性を逆にし，コントロールゲートの導電性とフローテ
ィングゲートの導電性を逆，換言すれば，コントロール
ゲートと半導体基板の導電性を同じにする。かかる構成
にすれば，記憶保持特性を低下させずに第２ゲート絶縁
膜の膜厚を薄くでき，不揮発性半導体記憶装置の動作速
度を向上させることができる。
を仕事関数の異なるもので形成すると，フローティング
ゲートに電子を注入する前においてもフローティングゲ
ートとコントロールゲートとの間の第２ゲート絶縁膜に
おいてエネルギ準位差が存在する。しかしながら，この
エネルギ準位の差は小さい。第２ゲート絶縁膜に印加さ
れる電界強度が小さく，この状態でフローティングゲー
トからコントロールゲートに電子が漏洩することはな
い。フローティングゲートに電子を注入すると，第２ゲ
ート絶縁膜におけるエネルギ準位の差は生ずるが，その
傾斜が反対向きになり，エネルギ準位の差はエネルギギ
ャップに相当する大きさだけ小さい状態が維持される。
したがって，フローティングゲートに注入された電子が
第２ゲート絶縁膜を貫通してコントロールゲートに漏洩
する現象は発生しない。上記仕事関数を異ならせるため
には，半導体基板の導電性とフローティングゲートの導
電性を逆にし，コントロールゲートの導電性とフローテ
ィングゲートの導電性を逆，換言すれば，コントロール
ゲートと半導体基板の導電性を同じにする。かかる構成
にすれば，記憶保持特性を低下させずに第２ゲート絶縁
膜の膜厚を薄くでき，不揮発性半導体記憶装置の動作速
度を向上させることができる。
【００１０】
【実施例】図１に本発明の不揮発性半導体記憶装置の実
施例として，ＥＰＲＯＭの断面図を示す。図１のＥＰＲ
ＯＭは，ｐ+ 形シリコン基板１，ＳｉＯ2 の第１ゲート
絶縁膜３，ｎ+ 形ポリシリコンのフローティングゲート
５，ＳｉＯ2 の第２ゲート絶縁膜７，ｐ+ 形ポリシリコ
ンのコントロールゲート１１，側壁１９，ソース形成領
域１５およびドレーン形成領域１７を有している。フロ
ーティングゲート５はポリシリコンに，たとえば，リン
（Ｐ）をドープしてｎ+ 形フローティングゲート５とす
る。コントロールゲート１１はポリシリコンに，たとえ
ば，ボロン（Ｂ）をドープしてｐ+ 形コントロールゲー
ト層１１にする。
施例として，ＥＰＲＯＭの断面図を示す。図１のＥＰＲ
ＯＭは，ｐ+ 形シリコン基板１，ＳｉＯ2 の第１ゲート
絶縁膜３，ｎ+ 形ポリシリコンのフローティングゲート
５，ＳｉＯ2 の第２ゲート絶縁膜７，ｐ+ 形ポリシリコ
ンのコントロールゲート１１，側壁１９，ソース形成領
域１５およびドレーン形成領域１７を有している。フロ
ーティングゲート５はポリシリコンに，たとえば，リン
（Ｐ）をドープしてｎ+ 形フローティングゲート５とす
る。コントロールゲート１１はポリシリコンに，たとえ
ば，ボロン（Ｂ）をドープしてｐ+ 形コントロールゲー
ト層１１にする。
【００１１】図１に示したＥＰＲＯＭのエネルギバンド
を図２に示す。図２（Ａ）に示すように，左から右に，
コンダクション準位ＥC ，フエルミ準位ＥF ，バレンス
準位ＥV が示されている。図２（Ｂ）はフローティング
ゲート５に電子を注入する前のエネルギバンド図，図２
（Ｃ）はフローティングゲート５に電子を注入後のエネ
ルギバンドを示す。電子注入前の厚さｄ１の第１ゲート
絶縁膜３を挟んだ，シリコン基板１におけるエネルギ準
位とフローティングゲート５におけるエネルギ準位とは
等しいが，厚さｄ２の第２ゲート絶縁膜７を挟んだ，フ
ローティングゲート５におけるエネルギ準位とコントロ
ールゲート１１におけるエネルギ準位とは，仕事関数の
差異に起因して，異なる。
を図２に示す。図２（Ａ）に示すように，左から右に，
コンダクション準位ＥC ，フエルミ準位ＥF ，バレンス
準位ＥV が示されている。図２（Ｂ）はフローティング
ゲート５に電子を注入する前のエネルギバンド図，図２
（Ｃ）はフローティングゲート５に電子を注入後のエネ
ルギバンドを示す。電子注入前の厚さｄ１の第１ゲート
絶縁膜３を挟んだ，シリコン基板１におけるエネルギ準
位とフローティングゲート５におけるエネルギ準位とは
等しいが，厚さｄ２の第２ゲート絶縁膜７を挟んだ，フ
ローティングゲート５におけるエネルギ準位とコントロ
ールゲート１１におけるエネルギ準位とは，仕事関数の
差異に起因して，異なる。
【００１２】図２（Ｃ）に示すように，電子注入後のエ
ネルギバンドを考察すると，厚さｄ２の第２ゲート絶縁
膜７におけるエネルギ準位の変化である電位ΔＶ２は，
図６に示した電位ΔＶ１に対して，シリコンのエネルギ
ギャップに相当する大きさだけ，小さくなる。たとえ
ば，電位ΔＶ２は電位ΔＶ１に対して，約１ｅＶ小さく
なる。その結果，フローティングゲート５からコントロ
ールゲート１１への電子の漏洩は禁止され，ＥＰＲＯＭ
に記憶された値の経時的喪失は防止できる。図１に示し
たＥＰＲＯＭの動作原理は，従来と同様，図５に示した
特性図に従う。
ネルギバンドを考察すると，厚さｄ２の第２ゲート絶縁
膜７におけるエネルギ準位の変化である電位ΔＶ２は，
図６に示した電位ΔＶ１に対して，シリコンのエネルギ
ギャップに相当する大きさだけ，小さくなる。たとえ
ば，電位ΔＶ２は電位ΔＶ１に対して，約１ｅＶ小さく
なる。その結果，フローティングゲート５からコントロ
ールゲート１１への電子の漏洩は禁止され，ＥＰＲＯＭ
に記憶された値の経時的喪失は防止できる。図１に示し
たＥＰＲＯＭの動作原理は，従来と同様，図５に示した
特性図に従う。
【００１３】フローティングゲート５とコントロールゲ
ート１１とを有するＥＰＲＯＭなどの不揮発性半導体記
憶装置においては，フローティングゲート５への書き込
み速度を向上させるため，書き込みバイアス条件におい
てフローティングゲート５の電圧ＶFGを高くする必要が
ある。フローティングゲート電圧ＶFGは下記式で規定さ
れる。 ＶFG＝ＶCG・Ｃ2 ／（Ｃ1 ＋Ｃ2 ） ・・・（１） ただし，ＶCGはコントロールゲート１１に印加される電
圧であり，Ｃ1 は第１ゲート絶縁膜３におけるキャパシ
タンスであり，Ｃ2 は第２ゲート絶縁膜７におけるキャ
パシタンスである。厚さｄ２を薄くすることにより，フ
ローティングゲート電圧ＶFGを高くし，ＥＰＲＯＭの速
度を向上させることができる。上述した本実施例によれ
ば，第２ゲート絶縁膜７の厚さｄ２を薄くしても，電位
ΔＶ２が低いから電子の漏洩が防止でき，記憶保持特性
が低下することがない。すなわち，記憶保持特性を低下
させずに動作速度を向上させることができる。
ート１１とを有するＥＰＲＯＭなどの不揮発性半導体記
憶装置においては，フローティングゲート５への書き込
み速度を向上させるため，書き込みバイアス条件におい
てフローティングゲート５の電圧ＶFGを高くする必要が
ある。フローティングゲート電圧ＶFGは下記式で規定さ
れる。 ＶFG＝ＶCG・Ｃ2 ／（Ｃ1 ＋Ｃ2 ） ・・・（１） ただし，ＶCGはコントロールゲート１１に印加される電
圧であり，Ｃ1 は第１ゲート絶縁膜３におけるキャパシ
タンスであり，Ｃ2 は第２ゲート絶縁膜７におけるキャ
パシタンスである。厚さｄ２を薄くすることにより，フ
ローティングゲート電圧ＶFGを高くし，ＥＰＲＯＭの速
度を向上させることができる。上述した本実施例によれ
ば，第２ゲート絶縁膜７の厚さｄ２を薄くしても，電位
ΔＶ２が低いから電子の漏洩が防止でき，記憶保持特性
が低下することがない。すなわち，記憶保持特性を低下
させずに動作速度を向上させることができる。
【００１４】コントロールゲート１１をｎ+ 形ポリシリ
コンからｐ+ 形ポリシリコンに代えたことによる影響を
考察する。ＭＯＳトランジスタのしきい値Ｖthは下記式
で表される。 Ｖth＝２φF ＋φMS＋（２εS ｑ／ＮA ）1/2 ／ＣOX＋Ｑ／ＣOX ・・・（２） ただし，φF はシリコン基板１におけるフエルミ準位で
あり，φMSはコントロールゲート１１とシリコン基板１
との仕事関数差であり，ＮA は基板へのドーズ濃度であ
り，ＣOXは第２ゲート絶縁膜７の静電容量であり，Ｑは
ＭＯＳ界面の固定電荷である。コントロールゲート１１
をｐ+ 形ポリシリコンで形成すると，式（２）の第２項
の仕事関数差φMSが変化し，しきい値Ｖthが変わる。
コンからｐ+ 形ポリシリコンに代えたことによる影響を
考察する。ＭＯＳトランジスタのしきい値Ｖthは下記式
で表される。 Ｖth＝２φF ＋φMS＋（２εS ｑ／ＮA ）1/2 ／ＣOX＋Ｑ／ＣOX ・・・（２） ただし，φF はシリコン基板１におけるフエルミ準位で
あり，φMSはコントロールゲート１１とシリコン基板１
との仕事関数差であり，ＮA は基板へのドーズ濃度であ
り，ＣOXは第２ゲート絶縁膜７の静電容量であり，Ｑは
ＭＯＳ界面の固定電荷である。コントロールゲート１１
をｐ+ 形ポリシリコンで形成すると，式（２）の第２項
の仕事関数差φMSが変化し，しきい値Ｖthが変わる。
【００１５】図３（Ａ）に図４に示したＥＰＲＯＭのエ
ネルギ準位と，図３（Ｂ）に図１に示したＥＰＲＯＭの
エネルギ準位を示す。フローティングゲート５に電荷を
注入した時のゲート酸化膜におけるエネルギ準位とし
て，図３（Ａ）のＡ点で示すエネルギ準位と，図３
（Ｂ）のＢ点で示すエネルギ準位とでは，約１Ｖプラス
側にシフトしている。このシフトはゲート直下のイオン
インプランテーションを調整することでしきい値の制御
ができる。したがって，コントロールゲート１１をシリ
コン基板１と同じのｐ+ 形にしても問題がない。
ネルギ準位と，図３（Ｂ）に図１に示したＥＰＲＯＭの
エネルギ準位を示す。フローティングゲート５に電荷を
注入した時のゲート酸化膜におけるエネルギ準位とし
て，図３（Ａ）のＡ点で示すエネルギ準位と，図３
（Ｂ）のＢ点で示すエネルギ準位とでは，約１Ｖプラス
側にシフトしている。このシフトはゲート直下のイオン
インプランテーションを調整することでしきい値の制御
ができる。したがって，コントロールゲート１１をシリ
コン基板１と同じのｐ+ 形にしても問題がない。
【００１６】コントロールゲート１１をポリサイドにし
た場合，下地をｎ+ 形ポリシリコンからｐ+ 形ポリシリ
コンにすれば，上記同様の効果を得ることができる。
た場合，下地をｎ+ 形ポリシリコンからｐ+ 形ポリシリ
コンにすれば，上記同様の効果を得ることができる。
【００１７】また本発明の不揮発性半導体記憶装置は上
述したＥＰＲＯＭに限定されず，フローティングゲート
とコントロールゲートを有する他の不揮発性半導体記憶
装置に適用できる。その場合も，保持特性を維持しつつ
第２ゲート絶縁膜の膜厚を薄くでき，不揮発性半導体記
憶装置の動作速度を向上させることができる。
述したＥＰＲＯＭに限定されず，フローティングゲート
とコントロールゲートを有する他の不揮発性半導体記憶
装置に適用できる。その場合も，保持特性を維持しつつ
第２ゲート絶縁膜の膜厚を薄くでき，不揮発性半導体記
憶装置の動作速度を向上させることができる。
【００１８】
【発明の効果】以上述べたように本発明によれば，記憶
保持特性を低下させずに不揮発性半導体記憶装置の動作
速度を向上させることができる。
保持特性を低下させずに不揮発性半導体記憶装置の動作
速度を向上させることができる。
【図１】本発明の不揮発性半導体記憶装置の実施例とし
てのＥＰＲＯＭの部分断面図である。
てのＥＰＲＯＭの部分断面図である。
【図２】図１のＥＰＲＯＭのエネルギバンドを示す図で
ある。
ある。
【図３】図１のＥＰＲＯＭおよび図４のＥＰＲＯＭのエ
ネルギバンドを示す図である。
ネルギバンドを示す図である。
【図４】従来のＥＰＲＯＭの部分断面図である。
【図５】ＥＰＲＯＭの動作特性を示す図である。
【図６】従来のＥＰＲＯＭのエネルギバンドを示す図で
ある。
ある。
１・・シリコン基板， ３・・第１ゲート絶縁膜， ５・・フローティングゲート， ７・・第２ゲート絶縁膜， １１・・コントロールゲート， １５・・ソース形成領域， １７・・ドレーン形成領域， １９・・側壁。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ＥＰＲＯＭは，図５に動作特性図を示すよ
うに，フローティングゲート５に注入された電子の有無
によりコントロールゲート９から見たしきい値電圧ΔＶ
ｔｈを変化させて，記憶値「０」または「１」に対応さ
せている。図５において，横軸はコントロールゲート電
圧ＶＣＧ，縦軸はドレーン電流ＩＤを示す。
うに，フローティングゲート５に注入された電子の有無
によりコントロールゲート９から見たしきい値電圧ΔＶ
ｔｈを変化させて，記憶値「０」または「１」に対応さ
せている。図５において，横軸はコントロールゲート電
圧ＶＣＧ，縦軸はドレーン電流ＩＤを示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】近年，ＥＰＲＯＭの動作速度の向上につれ
て，第２ゲート絶縁膜７の膜厚（厚さｄ２）が１０〜２
０ｎｍ程度に薄くなっている。動作速度を上げるため第
２ゲート絶縁膜７の厚さを薄くすると，第２ゲート絶縁
膜７を抜けてフローティングゲート５からコントロール
ゲート１１へ電子が漏洩し，ＥＰＲＯＭの記憶保持が維
持されなくなるという問題に遭遇している。
て，第２ゲート絶縁膜７の膜厚（厚さｄ２）が１０〜２
０ｎｍ程度に薄くなっている。動作速度を上げるため第
２ゲート絶縁膜７の厚さを薄くすると，第２ゲート絶縁
膜７を抜けてフローティングゲート５からコントロール
ゲート１１へ電子が漏洩し，ＥＰＲＯＭの記憶保持が維
持されなくなるという問題に遭遇している。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
Claims (2)
- 【請求項１】 半導体基板の上に形成された第１ゲート
絶縁膜，該第１ゲート絶縁膜の上に形成されたフローテ
ィングゲート，該フローティングゲートの上に形成され
た第２ゲート絶縁膜，および，該第２ゲート絶縁膜の上
に形成されたコントロールゲートを有する不揮発性半導
体記憶装置であって， 上記フローティングゲートとコントロールゲートを仕事
関数の異なる状態に形成したことを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】 上記フローティングゲートが上記半導体
基板と反対導電性に形成され，上記コントロールゲート
が上記半導体基板と同じ導電性に形成される請求項１記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3426292A JPH05206475A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3426292A JPH05206475A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206475A true JPH05206475A (ja) | 1993-08-13 |
Family
ID=12409261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3426292A Pending JPH05206475A (ja) | 1992-01-24 | 1992-01-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206475A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19518133C2 (de) * | 1994-05-25 | 2002-01-17 | Hyundai Electronics Ind | Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung |
| JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
-
1992
- 1992-01-24 JP JP3426292A patent/JPH05206475A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19518133C2 (de) * | 1994-05-25 | 2002-01-17 | Hyundai Electronics Ind | Verfahren zur Herstellung einer Gateelektrode für eine EEPROM-Halbleitervorrichtung |
| JP2006086525A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2007053171A (ja) * | 2005-08-16 | 2007-03-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US7550801B2 (en) | 2005-08-16 | 2009-06-23 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US7968933B2 (en) | 2005-08-16 | 2011-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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