FR2724049A1 - Procede de formation d'une electrode de grille dans un composant a semiconducteur - Google Patents
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Abstract
Ce procédé permet de former une électrode de grille dans un composant à semiconducteur. Pour cela, on forme une couche d'oxyde à effet tunnel (2) sur un substrat de silicium, on dépose du polysilicium sur cette couche d'oxyde à effet tunnel et on dope ce polysilicium avec une impureté ionique pour former une grille flottante (3), on former séquentiellement une couche d'oxyde inférieure (4), une couche de nitrure (5) et une couche d'oxyde supérieure (6) sur la grille flottante pour former une couche diélectrique composite, on dépose un premier conducteur sur cette couche diélectrique composite afin de former une première grille de commande (7) et un second conducteur sur celle-ci pour former une seconde grille de commande (8) et on forme séquentiellement des motifs dans ces couches superposées à l'aide d'un masque pour former une électrode de grille.
Description
Procédé de formation d'une électrode de grille dans un composant à
semiconducteur La présente invention concerne un procédé pour former une
électrode de grille dans un composant à semiconducteur et, plus parti-
culièrement, un procédé pour former une électrode de grille de
commande ayant une structure à double couche faite de polysilicium-
germanium et de polysilicium afin d'élever la barrière d'énergie poten-
tielle pour un trou et d'augmenter le temps de rétention des données.
En général, le temps de rétention des données, c'est-à-dire le temps pendant lequel des données mémorisées sont conservées dans une grille flottante, est l'un des facteurs les plus importants dans un dispositif de mémoire flash ou EEPROM. Il se produit une perte des données conservées dans la grille flottante quand ces données sont lues, moment auquel une polarisation positive est appliquée à la grille de commande; en fait cette perte de données est due à une injection de trous qui sont déplacés de la grille de commande à une couche diélectrique et à une fuite de courant qui circule vers une couche
d'oxyde à effet tunnel.
De plus, il est nécessaire d'avoir un fort taux de couplage capacitif entre une grille de commande et une grille flottante dans un dispositif de mémoire flash ou EEPROM. Par conséquent, au cours de la fabrication d'un dispositif de mémoire flash ou EEPROM, il est
nécessaire d'avoir, à la place d'une couche d'oxyde, une couche diélec-
trique composite ayant une structure de couche triple faite d'une couche d'oxyde inférieure, d'une couche de nitrure et d'une couche d'oxyde supérieure (et appelée ici couche "ONO"). Cependant, comme la couche de nitrure a une petite bande interdite, le temps de rétention des données est réduit à cause d'une injection de trous en provenance de la grille de commande si la couche d'oxyde supérieure est trop mince. En outre, comme la couche d'oxyde ne peut pas croître par oxydation thermique au-delà d'une épaisseur de 10 A sur la couche de nitrure, il est nécessaire d'avoir recours à la technique de dépôt chimi-
que en phase vapeur (CVD) pour former la couche d'oxyde supérieure.
Il est toutefois difficile d'appliquer cette technique dans la fabrication
d'un dispositif de mémoire flash ou EEPROM et une couche diélec-
trique épaisse réduit le taux de couplage capacitif, en réduisant par
conséquent les performances du dispositif.
Par conséquent, un objectif de la présente invention est de proposer un procédé pour former une électrode de grille de commande de manière à augmenter la barrière d'énergie potentielle pour les trous
et à augmenter le temps de rétention des données.
Un autre objet de la présente invention est de proposer un procédé pour former une électrode de grille de commande ayant une structure de couche double composée de polysilicium-germanium et de polysilicium.
Le procédé de la présente invention pour former une électro-
de de grille dans un composant à semiconducteur comprend les étapes consistant à: former une couche d'oxyde à effet tunnel sur un substrat de silicium; déposer du polysilicium sur cette couche d'oxyde à effet tunnel et doper ce polysilicium avec une impureté ionique pour former
une grille flottante; former séquentiellement une couche d'oxyde infé-
rieure, une couche de nitrure et une couche d'oxyde supérieure sur la
grille flottante pour former une couche diélectrique composite; dépo-
ser un premier conducteur ayant une grande barrière d'énergie poten-
tielle pour les trous sur cette couche diélectrique composite afin de
former une première grille de commande; déposer un second conduc-
teur sur la première grille de commande pour former une seconde grille de commande; et former séquentiellement des motifs dans ces première et seconde grille de commande, dans la couche diélectrique composite, dans la grille flottante et dans la couche d'oxyde à effet
tunnel à l'aide d'un masque pour former une électrode de grille.
Pour une meilleure compréhension de la nature et des objec-
tifs de la présente invention, on se rapportera à la description détaillée
suivante prise en liaison avec les dessins d'accompagnement, dans lesquels les figures 1 à 7 sont des vues en coupe d'un procédé pour former une électrode de grille dans un dispositif à semi-conducteur selon la présente invention. Sur la figure 1, une couche 2 d'oxyde à effet tunnel est formée sur un substrat de silicium 1. Une couche de polysilicium est déposée sur la couche 2 d'oxyde à effet tunnel sur une épaisseur
d'environ 1000 à 2000 À, couche que l'on dope ensuite avec une impu-
reté ionique comme POCI3, en formant ainsi une grille flottante 3.
Sur la figure 2, une couche inférieure d'oxyde 4 est formée sur la grille flottante 3. Une couche de nitrure 5 est déposée sur la couche d'oxyde inférieure 4 par une technique de dépôt chimique en phase vapeur et une mince couche supérieure d'oxyde 6, d'environ 8 à 15 À d'épaisseur, est formée par oxydation thermique de la surface de la couche de nitrure 5. La couche diélectrique composite 11 comprend la couche d'oxyde inférieure 4, la couche de nitrure 5 et la couche
d'oxyde supérieure 6. On a donc une structure ONO.
Sur la figure 3, un premier conducteur ayant une grande barrière d'énergie potentielle pour les trous est déposé sur la couche diélectrique composite 11 sur une épaisseur de 200 à 1000 À, formant ainsi une première grille de commande 7. Le premier conducteur est du polysilicium-germanium. Le polysilicium-germanium est déposé par une technique de dépôt chimique en phase vapeur utilisant du gaz SiH4 et du gaz GeH4 à une température de 600 à 650 degrés Celsius et une pression de 6,6 à 40 Pa (50 à 300 mTorr). A ce moment là, la teneur en
germanium (Ge) est de 20 à 50 pourcents.
Sur la figure 4, un second conducteur est déposé sur la première grille de commande 7, en formant ainsi une seconde grille de commande 8. Le second conducteur est du polysilicium et est ensuite
dopé avec une impureté ionique comme POC13, après le dépôt.
Sur la figure 5, les seconde et première grilles de commande, respectivement 8 et 7, la couche diélectrique composite 11, la grille flottante 3 et la couche d'oxyde à effet tunnel 2 sont séquentiellement gravées par une technique de lithographie et d'attaque chimique qui utilise un masque pour former une électrode de grille. La technique
d'attaque chimique utilisée est la technique d'attaque à sec.
Sur la figure 6, une impureté ionique telle que l'arsenic (As) est implantée sur le substrat de silicium dénudé 1 et, à la figure 7, une région formant source et une région formant drain, 9 et 10, sont formées par implantation d'impuretés ioniques pour donner ainsi une
unité EEPROM à mémoire flash.
La largeur de bande du polysilicium-germanium est plus
étroite que celle du silicium. Dans la structure de bande du poly-
silicium-germanium, le niveau d'énergie de la bande de conduction est presque le même que celui du silicium mais le niveau d'énergie de la bande de valence est plus élevé que celui du silicium. Donc, si la partie de l'électrode de grille de commande qui est en contact avec la couche diélectrique est faite de polysilicium-germanium, la barrière d'énergie potentielle pour un électron reste pratiquement inchangée alors que la barrière d'énergie potentielle pour un trou augmente. On supprime donc une injection de trous déplacés depuis la grille de
commande sans augmenter l'épaisseur de la couche d'oxyde supérieure.
Comme décrit ci-dessus, la présente invention procure une électrode de grille de commande ayant une structure de couche double faite de polysilicium-germanium et de polysilicium, grâce à laquelle on augmente la barrière d'énergie pour les trous se déplaçant de la grille de commande à la couche diélectrique et on augmente aussi le temps de rétention des données. De ce fait, la fiabilité du dispositif de mémoire est améliorée. En outre, on supprime l'injection de trous qui se déplacent depuis la grille de commande sans augmenter l'épaisseur de la couche supérieure d'oxyde, ce qui augmente le taux de couplage capacitif, et la couche supérieure de la grille de commande est faite de polysilicium de sorte qu'il est possible d'appliquer un procédé de
liaison à un précédent traitement.
Bien que l'invention ait été décrite dans sa forme préférée
avec un certain degré de particularité, l'homme du métier pourra faci-
lement apprécier que la présente description de la forme préférée n'a
été donnée qu'à titre d'exemple et que de nombreuses modifications peuvent être apportées aux détails de construction, à la combinaison et la disposition des composants sans s'éloigner de la portée ni du champ
d'application de la présente invention.
Claims (10)
1. Procédé pour former une électrode de grille dans un composant à semiconducteur, caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'oxyde à effet tunnel (2) sur un substrat de silicium (1); - dépôt de polysilicium sur ladite couche d'oxyde à effet tunnel et dopage dudit polysilicium à l'aide d'une impureté ionique pour former une grille flottante (3); - formation séquentielle d'une couche inférieure d'oxyde (4), d'une couche de nitrure (5) et d'une couche supérieure d'oxyde (6) sur ladite grille flottante pour former une couche diélectrique composite (11); - dépôt d'un premier conducteur ayant une grande barrière
d'énergie potentielle pour les trous sur ladite couche diélectrique com-
posite afin de former une première grille de commande (7); - dépôt d'un second conducteur sur ladite première grille de commande pour former une seconde grille de commande (8); et - formation séquentielle de motifs dans lesdites seconde et
première grille de commande, dans ladite couche diélectrique compo-
site, dans ladite grille flottante et dans ladite couche d'oxyde à effet
tunnel pour former une électrode de grille.
2. Procédé selon la revendication 1, caractérisé en ce que ledit dépôt de polysilicium a une épaisseur de 1000 à 2000 A.
3. Procédé selon la revendication 1, caractérisé en ce que
ladite couche de nitrure est formée par une technique de dépôt chimi-
que en phase vapeur.
4. Procédé selon la revendication 1, caractérisé en ce que ladite couche supérieure d'oxyde a une épaisseur de 8 à 15 A.
5. Procédé selon la revendication 4, caractérisé en ce que ladite couche supérieure d'oxyde est formée par oxydation thermique
de ladite couche de nitrure.
6. Procédé selon la revendication 1, caractérisé en ce que
ledit premier conducteur est fait de polysilicium-germanium.
7. Procédé selon la revendication 6, caractérisé en ce que le
polysilicium-germanium est formé par une technique de dépôt chimi-
que en phase vapeur utilisant du gaz SiH4 et du gaz GeH4 à une tempé-
rature de 600 à 650 degrés Celsius et une pression de 6,6 à 40 Pa (50 à 300 mTorr).
8. Procédé selon la revendication 7, caractérisé en ce que la teneur en germanium (Ge) est de 20 à 50 pourcents lors du dépôt de polysilicium-germanium.
9. Procédé selon la revendication 6, caractérisé en ce que
ledit dépôt du premier conducteur a une épaisseur de 200 à 1000 .
10. Procédé selon la revendication 1, caractérisé en ce que
ledit second conducteur est du polysilicium.
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020238A (en) * | 1997-11-25 | 2000-02-01 | Advanced Micro Devices, Inc. | Method of fabricating a high dielectric constant interpolysilicon dielectric structure for a low voltage non-volatile memory |
| EP0926739A1 (fr) | 1997-12-24 | 1999-06-30 | Texas Instruments Incorporated | Structure et procédé pour un transistor à effet de champ du type MIS |
| US5888867A (en) * | 1998-02-13 | 1999-03-30 | Advanced Micro Devices, Inc. | Non-uniform threshold voltage adjustment in flash eproms through gate work function alteration |
| US6060741A (en) * | 1998-09-16 | 2000-05-09 | Advanced Micro Devices, Inc. | Stacked gate structure for flash memory application |
| US6177363B1 (en) | 1998-09-29 | 2001-01-23 | Lucent Technologies Inc. | Method for forming a nitride layer suitable for use in advanced gate dielectric materials |
| US6441464B1 (en) | 1999-09-22 | 2002-08-27 | International Business Machines Corporation | Gate oxide stabilization by means of germanium components in gate conductor |
| US6555398B1 (en) * | 1999-10-22 | 2003-04-29 | Magic Corporation | Software programmable multiple function integrated circuit module |
| KR100390953B1 (ko) * | 2000-12-27 | 2003-07-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| US20060180851A1 (en) * | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| JP4901048B2 (ja) | 2001-06-28 | 2012-03-21 | 三星電子株式会社 | 浮遊トラップ型不揮発性メモリ素子 |
| US7473959B2 (en) * | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| KR100822796B1 (ko) * | 2003-04-28 | 2008-04-17 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| US7253467B2 (en) * | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| KR100669089B1 (ko) * | 2005-07-11 | 2007-01-16 | 삼성전자주식회사 | 게이트 구조물, 이를 갖는 소노스 타입의 비휘발성 메모리장치 및 그 제조 방법 |
| KR20090053034A (ko) * | 2007-11-22 | 2009-05-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR101688614B1 (ko) | 2010-03-04 | 2016-12-22 | 삼성전자주식회사 | 트랜지스터 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454020A2 (fr) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire et méthode pour sa fabrication |
| EP0456319A2 (fr) * | 1990-05-11 | 1991-11-13 | Koninklijke Philips Electronics N.V. | Structure de transistor à effet de champ à grille flottante et sa méthode de fabrication |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4334292A (en) * | 1980-05-27 | 1982-06-08 | International Business Machines Corp. | Low voltage electrically erasable programmable read only memory |
| US4442449A (en) * | 1981-03-16 | 1984-04-10 | Fairchild Camera And Instrument Corp. | Binary germanium-silicon interconnect and electrode structure for integrated circuits |
| JPH01189966A (ja) * | 1988-01-25 | 1989-07-31 | Ricoh Co Ltd | 不揮発性半導体メモリ装置 |
| US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
| JPH03205830A (ja) * | 1990-01-06 | 1991-09-09 | Fujitsu Ltd | 半導体装置及び多結晶ゲルマニウムの製造方法 |
| EP0511628A3 (en) * | 1991-04-30 | 1993-09-22 | Texas Instruments Incorporated | Insulator for integrated circuits formed by high-pressure oxidation |
| JPH05206475A (ja) * | 1992-01-24 | 1993-08-13 | Sony Corp | 不揮発性半導体記憶装置 |
| JPH05226663A (ja) * | 1992-02-13 | 1993-09-03 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
| JP3071578B2 (ja) * | 1992-10-13 | 2000-07-31 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
-
1994
- 1994-05-25 KR KR1019940011334A patent/KR0149528B1/ko not_active IP Right Cessation
-
1995
- 1995-05-15 US US08/440,971 patent/US5536667A/en not_active Expired - Lifetime
- 1995-05-17 DE DE19518133A patent/DE19518133C2/de not_active Expired - Lifetime
- 1995-05-19 JP JP7120942A patent/JP2810636B2/ja not_active Expired - Lifetime
- 1995-05-23 FR FR9506095A patent/FR2724049B1/fr not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454020A2 (fr) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire et méthode pour sa fabrication |
| EP0456319A2 (fr) * | 1990-05-11 | 1991-11-13 | Koninklijke Philips Electronics N.V. | Structure de transistor à effet de champ à grille flottante et sa méthode de fabrication |
| US5242847A (en) * | 1992-07-27 | 1993-09-07 | North Carolina State University At Raleigh | Selective deposition of doped silion-germanium alloy on semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE19518133A1 (de) | 1995-11-30 |
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| KR0149528B1 (ko) | 1998-10-01 |
| JPH08162549A (ja) | 1996-06-21 |
| JP2810636B2 (ja) | 1998-10-15 |
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