CN112582266A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112582266A
CN112582266A CN201910935309.2A CN201910935309A CN112582266A CN 112582266 A CN112582266 A CN 112582266A CN 201910935309 A CN201910935309 A CN 201910935309A CN 112582266 A CN112582266 A CN 112582266A
Authority
CN
China
Prior art keywords
region
ions
type
type ions
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910935309.2A
Other languages
English (en)
Inventor
陈德艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910935309.2A priority Critical patent/CN112582266A/zh
Publication of CN112582266A publication Critical patent/CN112582266A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底内形成相邻接的阱区和漂移区，漂移区中具有第一型离子，阱区中具有第二型离子，第一型离子和第二型离子的导电类型不同；在阱区和漂移区交界处的基底上形成栅极结构；在栅极结构一侧的漂移区内形成漏区和掺杂区，掺杂区位于漂移区的顶端，且掺杂区位于漏区和栅极结构之间，掺杂区内具有第二型离子。本发明实施例，所述阱区与所述漂移区构成横向PN结，掺杂区与漂移区构成的纵向PN结，横向PN结和纵向PN结的相互作用使得漂移区达到临界雪崩击穿电场前全耗尽，因此有利于提高半导体结构的击穿电压。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateraldouble diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(BPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目标。
LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏极区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏极区域制成与栅电极相对称，而LDMOS器件中的漏极区域比源极区域更远离栅电极形成，并且漏极区域同时形成于用以分隔开沟道区域与漏极区域的掺杂阱(具有与漏极区域相同极性)中。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有相邻的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第二型离子与第一型离子的导电类型不同；栅极结构，位于所述阱区和漂移区交界处的所述基底上；漏区，位于所述栅极结构一侧的所述漂移区内；掺杂区，位于所述栅极结构和漏区之间的所述漂移区的顶部，所述掺杂区中具有所述第二型离子。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底；在所述基底内形成相邻接的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第一型离子和第二型离子的导电类型不同；在所述阱区和漂移区交界处的所述基底上形成栅极结构；在所述栅极结构一侧的漂移区内形成漏区和掺杂区，所述掺杂区位于所述漂移区的顶端，且所述掺杂区位于所述漏区和栅极结构之间，所述掺杂区内具有所述第二型离子。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在基底内形成相邻接的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第一型离子和第二型离子的导电类型不同，且在漂移区内形成漏区和掺杂区，所述掺杂区位于漏区和栅极结构之间，所述掺杂区内具有所述第二型离子，所述阱区与所述漂移区构成横向PN结，所述掺杂区与漂移区构成纵向PN结，与未形成掺杂区的情况相比，本发明实施例中，多形成了由所述掺杂区与漂移区构成的纵向PN结，在半导体结构工作时，在横向PN结和纵向PN结的相互作用下，使得漂移区达到临界雪崩击穿电场前全耗尽，因此有利于提高半导体结构的击穿电压，从而优化半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是本发明实施例半导体结构一实施例的结构示意图；
图3至图11是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有电学性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构示出了一种LDMOS的设计，所述半导体结构包括：衬底(图中未示出)和位于所述衬底上的鳍部10，所述鳍部10内形成有相邻接的阱区11和漂移区12；栅极结构20，横跨所述阱区11和漂移区12交界处的鳍部10，且覆盖所述鳍部10的部分顶壁和部分侧壁；源区31，位于所述栅极结构20一侧的阱区11内；漏区32，位于所述栅极结构20另一侧的漂移区12内。
以N型横向双扩散金属氧化物半导体场效应晶体管(NLDMOS)为例，当器件工作时，载流子从所述漏区32流出，穿过所述漏极32与所述栅极结构20之间的鳍部10，流向所述栅极结构20下方的沟道。通常所述鳍部10是通过刻蚀形成的，因此所述鳍部10的顶端形成质量不佳，甚至所述鳍部10的顶端存在杂质，这些情况会导致载流子经过所述漏极32与所述栅极结构20之间的鳍部10后，载流子的迁移率降低，相应的，所述NLDMOS器件的击穿电压降低；另外，所述鳍部10的顶端形成质量不佳，或者所述鳍部10的顶端和侧壁存在杂质，均会降低NLDMOS器件的寿命。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有相邻的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第二型离子与第一型离子的导电类型不同；栅极结构，位于所述阱区和漂移区交界处的所述基底上；漏区，位于所述栅极结构一侧的所述漂移区内；掺杂区，位于所述栅极结构和漏区之间的所述漂移区的顶部，所述掺杂区中具有所述第二型离子。
本发明实施例中，在基底内形成相邻接的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第一型离子和第二型离子的导电类型不同，且在漂移区内形成漏区和掺杂区，所述掺杂区位于漏区和栅极结构之间，所述掺杂区内具有所述第二型离子，所述阱区与所述漂移区构成横向PN结，所述掺杂区与漂移区构成纵向PN结，与未形成掺杂区的情况相比，本发明实施例中，多形成了由所述掺杂区与漂移区构成的纵向PN结，在半导体结构工作时，在横向PN结和纵向PN结的相互作用下，使得漂移区达到临界雪崩击穿电场前全耗尽，因此有利于提高半导体结构的击穿电压，从而优化半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2是本发明实施例半导体结构一实施例的结构示意图。以下将结合附图2对本发明实施例提供的半导体结构进行详细说明。
参考图2，本实施例半导体结构包括：基底，所述基底内形成有相邻的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第二型离子与第一型离子的导电类型不同；栅极结构103，位于所述阱区101和漂移区102交界处的基底上；漏区105，位于所述栅极结构103一侧的漂移区102内；掺杂区106，位于所述栅极结构103和漏区105之间的所述漂移区102的顶部，所述掺杂区106中具有第二型离子。
本发明实施例，在基底内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同，且在漂移区102内形成漏区105和掺杂区106，所述掺杂区106位于漏区105和栅极结构103之间，所述掺杂区106内具有所述第二型离子，所述阱区101与所述漂移区102构成横向PN结，所述掺杂区106与漂移区102构成纵向PN结，与未形成掺杂区的情况相比，本发明实施例中，多形成了由所述掺杂区106与漂移区102构成的纵向PN结，在半导体结构工作时，在横向PN结和纵向PN结的相互作用下，使得漂移区102达到临界雪崩击穿电场前全耗尽，因此有利于提高半导体结构的击穿电压，从而优化半导体结构的电学性能。
本发明实施例，所述掺杂区106形成在所述漂移区102的顶部，所述掺杂区106中掺杂有第二型离子，所述漏区105和漂移区102中掺杂有第一型离子，所述第二型离子与第一型离子的导电类型不同，在半导体结构工作时，电流从漏区105流出，不易经过掺杂区106，相应的载流子不易经过基底顶部，使得载流子不易受基底顶部界面损伤以及基底顶部杂质的影响，载流子的迁移速率不易降低。
本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，所述基底包括衬底100以及分立于所述衬底100上的鳍部109。其他实施例中，所述LDMOS还可以为平面晶体管，相应的所述基底为平面衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部109与衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
因此，所述鳍部109的材料与所述衬底100的材料相同，所述鳍部109的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述半导体结构还包括：隔离层(图中未示出)，位于所述鳍部109露出的所述衬底100上。
所述隔离层作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，所述隔离层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层的用于隔离相邻器件的效果。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
所述阱区101和漂移区102位于所述鳍部109内，且所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
所述漂移区102中形成有第一型离子，所述阱区101中形成有第二型离子，所述第二型离子与第一型离子的导电类型不同。
具体地，本实施例中所述半导体结构为NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
所述半导体结构为PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
本实施例中，所述半导体结构中形成有掺杂区106，与没有掺杂区的半导体结构相比，所述掺杂区106占据了一部分漂移区102的空间，为了弥补漂移区102空间减小而带来的载流子的迁移速率下降的情况，适当提高漂移区102的掺杂剂量。
需要说明的是，所述漂移区102中的第一型离子的掺杂浓度不宜过高，也不宜过低。若所述漂移区102中的掺杂浓度过高，易导致漂移区102中的分压会降低，即使所述横向PN结和所述纵向PN结相互作用，也难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低。若所述漂移区102中的掺杂浓度过低，会导致半导体结构的工作电流过小。本实施例中，所述漂移区102的第一型离子的掺杂浓度为2E18原子每立方厘米至5E18原子每立方厘米。
还需要说明的是，通常所述漂移区102下方的衬底100中掺杂有第二型离子，所述漂移区102和衬底100也构成了一个纵向PN结。在半导体结构工作时，一个所述横向PN结和两个所述纵向PN结的相互作用使得漂移区102达到临界雪崩击穿电场前全耗尽。
本实施例中，所述栅极结构103用于控制LDMOS沟道的开启和关断。
具体的，所述栅极结构103横跨于所述鳍部109上，且覆盖所述鳍部109的部分顶壁和部分侧壁。
由于LDMOS为高压器件，因此所述栅极结构103包括：栅介质层1031，位于所述阱区101和漂移区102交界处的鳍部109表面；栅极层1032，位于所述栅介质层1031上。
本实施例中，所述栅极结构103为多晶硅栅(poly gate)结构，相应的，所述栅介质层1031的材料为氧化硅；所述栅极层1032的材料为多晶硅。
其他实施例中，所述栅极结构还可以为金属栅(metal gate)结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为金属栅电极。
本实施例中，所述半导体结构还包括：侧墙110，位于所述栅极结构103的侧壁上。所述侧墙110用于定义所述源区104的形成区域，还用于在所述半导体结构的形成过程中对所述栅极结构103侧壁起到保护作用。
本实施例中，所述侧墙110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
所述半导体结构还包括：源区104，位于所述栅极结构103另一侧的阱区101内。
所述漏区105和源区104内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同，相应的，所述源区104和漏区105中均具有第一型离子；
在半导体结构工作时，所述源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
具体的，所述漏区105位于所述栅极结构103一侧的漂移区102内，所述漏区105中掺杂有第一型离子；所述源区104位于所述栅极结构103另一侧的阱区101内，所述源区104中掺杂有第一型离子。
本实施例中，所述半导体结构为NLDMOS，所述源区104和漏区105内的所述第一型离子为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的所述第一型离子相应为P型离子。
需要说明的是，沿所述基底表面法线方向，所述掺杂区106的尺寸不宜过大也不宜过小。若所述尺寸过大，会导致漂移区102的空间变小，在半导体结构工作时，电流的通路变窄，相应的漂移区102的电阻过大，会导致工作电流变小。若所述尺寸过小，易导致漂移区102中的分压会降低，即使横向PN结和纵向PN结相互作用，也难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低；且若所述尺寸过小，所述掺杂区106露出的鳍部109侧壁易存在杂质，在半导体结构工作时，电流从漏区105流出，经过掺杂区106露出的鳍部109的侧壁，载流子易受鳍部109顶部界面损伤以及鳍部109顶部杂质的影响，载流子的迁移速率易降低。本实施例中，沿所述基底表面法线方向，所述掺杂区106的尺寸为40纳米至60纳米。
需要说明的是，所述掺杂区106中，第二型离子的掺杂浓度不宜过高，也不宜过低。若所述掺杂区106的掺杂浓度过高，所述掺杂区106中的第二型离子易扩散至所述漂移区102中，在半导体结构工作时，会导致半导体结构工作时的工作电流较小。若所述掺杂区106的掺杂浓度过低，易导致漂移区102中的分压会降低，即使横向PN结和纵向PN结相互作用，难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低；且在半导体结构工作时，电流从漏区105流出，经过掺杂区106露出的鳍部109的侧壁，载流子易受鳍部109顶部界面损伤以及鳍部109顶部杂质的影响，载流子的迁移速率易降低。本实施例中，所述掺杂区106中，第二型离子的掺杂浓度为3E17原子每立方厘米至5E17原子每立方厘米。
本实施例中，所述掺杂区106的一侧壁与所述漏区105接触，所述掺杂区106的另一侧壁与栅极结构103接触。
需要说明的是，所述掺杂区106的一侧壁与所述漏区105接触，所述掺杂区106的另一侧壁与栅极结构103接触的意思是，所述掺杂区106的一侧壁与所述漏区105接触，所述掺杂区106的另一侧壁与所述栅极结构103的侧壁110接触。
在半导体结构工作时，有利于避免载流子受所述鳍部109顶部界面以及鳍部109顶部杂质的影响，使得载流子的迁移速率不易降低；且所述漏区105与栅极结构103之间的漂移区102顶端全为掺杂区106，有利于增大漂移区102与掺杂有第二型离子的区域的接触面积，在半导体结构工作时，使得所述漂移区102更易耗尽，有利于提高半导体结构击穿电压。
本实施例中，所述掺杂区106中第二型离子的掺杂离子浓度低于所述漏区105中第一型离子的掺杂离子浓度。所述掺杂区106中第二型离子的掺杂离子浓度低于所述漏区105中第一型离子的掺杂离子浓度，从而所述掺杂区106中的第二型离子不易扩散至所述漏区105中，进而漏区105中的第一型离子不易与第二型离子发生电性中和，在半导体结构工作时，所述漏区105能够为沟道提供足够的应力，有利于提高沟道中载流子的迁移速率。
本实施例中，所述半导体结构还包括：介电层107，位于所述栅极结构103露出的基底上，且所述介电层107覆盖所述栅极结构103。
所述介电层107用于实现相邻器件之间的电隔离，所述介电层107的材料为介电材料。
本实施例中，所述介电层107的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层107的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高介电层107的用于隔离相邻器件的作用。在其他实施例中，所述介电层的材料还可以为氮化硅或氮氧化硅等其他介电材料。
本实施例中，所述半导体结构还包括：导电结构108，位于所述介电层107内，且所述导电结构108的底端分别与所述源区104顶部、所述漏区105顶部以及所述栅极结构103顶部连接。
本实施例中，所述导电结构108的材料为W。其他实施例中，所述导电结构的材料还可以是Al、Cu、Ag或Au等导电材料。
图3至图11，是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底。
所述基底用于为后续形成LDMOS提供工艺平台。
本实施例中，所述基底包括衬底100和位于所述衬底100上的鳍部101。
本实施例中，以半导体结构为LDMOS鳍式场效应晶体管为例，所述基底包括衬底100以及分立于所述衬底100上的鳍部109。其他实施例中，所述LDMOS还可以为平面晶体管，相应的所述基底为平面衬底。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部109与衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述初始鳍部高度的目的。
因此，所述鳍部109的材料与所述衬底100的材料相同，所述鳍部109的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
参考图4和图5，图5为图4在AA方向的剖面图，在所述基底内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同。
所述阱区101和漂移区102形成于所述鳍部109中，且所述阱区101和漂移区102相接触，所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
具体地，本实施例中，所述半导体结构用于形成NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
所述半导体结构用于形成PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
形成所述阱区101和漂移区102的步骤包括：形成覆盖所述衬底100和所述鳍部109的隔离材料层(图中未示出)；采用平坦化工艺去除高于所述鳍部109顶部的隔离材料层；去除高于所述鳍部109顶部的隔离材料层后，形成第一注入掩膜层(图中未示出)，所述第一注入掩膜层露出待形成阱区的鳍部109；对所述第一注入掩膜层露出的所述鳍部109掺杂第二型离子，形成阱区101；形成阱区101后，形成覆盖所述阱区101且露出所述鳍部109部分区域的第二注入掩膜层(图中未示出)，所述第二注入掩膜层露出待形成漂移区的鳍部109；对所述第二注入掩膜层露出的所述鳍部109掺杂第一型离子，形成所述漂移区102。
本发明实施例，采用离子注入方式对所述第一注入掩膜层露出的所述鳍部109掺杂第二型离子，形成阱区101。离子注入具有操作简单，工艺成本低等特点。
本发明实施例，采用离子注入方式对所述第二注入掩膜层露出的所述鳍部109掺杂第一型离子，形成所述漂移区102。离子注入具有操作简单，工艺成本低等特点。
本实施例中，所述第一注入掩膜层和第二注入掩膜层分别作为形成阱区101和漂移区102的注入掩膜。
所述第一注入掩膜层和第二注入掩膜层为能够起到掩膜作用且易于去除的材料，使得在去除第一注入掩膜层和第二注入掩膜层时减少对其他膜层结构的损伤。
本实施例中，所述第一注入掩膜层和第二注入掩膜层的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflectivecoating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本发明实施例，所述隔离材料层覆盖鳍部109的侧壁和所述衬底100，因此在采用离子注入方式形成阱区101和漂移区102的过程中，隔离材料层起到保护所述衬底100和鳍部109，使得衬底100和鳍部109免受损伤。
本实施例中，所述半导体结构中形成有掺杂区106，与没有掺杂区的半导体结构相比，所述掺杂区106占据了一部分漂移区102的空间，为了弥补漂移区102空间减小而带来的电流较小的问题，适当提高漂移区102的掺杂剂量。
需要说明的是，所述漂移区102中的掺杂剂量不宜过高，也不宜过低。若所述漂移区102中的掺杂剂量过高，易导致漂移区102中的分压会降低，即使横向PN结和纵向PN结相互作用，也难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低。若所述漂移区102中的掺杂剂量过低，会导致半导体结构的工作电流过小。本实施例中，所述漂移区102的掺杂剂量为2E13原子每平方厘米至5E13原子每平方厘米。
还需要说明的是，通常所述漂移区102下方的衬底100中掺杂有第二型离子，所述漂移区102和衬底100也构成了一个纵向的PN结。在半导体结构工作时，一个横向PN结和两个纵向PN结的相互作用使得漂移区102达到临界雪崩击穿电场前全耗尽。
所述半导体结构的形成方法还包括：形成漂移区102和阱区101后，回刻蚀部分厚度的所述隔离材料层，形成隔离层111。
所述隔离层111用于隔离相邻所述鳍部109。
参考图6和图7，图7为图6在BB方向的剖面图，在所述阱区101和漂移区102交界处的所述基底上形成栅极结构103。
本实施例中，所述栅极结构103用于控制LDMOS沟道的开启和关断。
具体的，所述栅极结构103横跨于所述鳍部109上，且覆盖所述鳍部109的部分顶壁和部分侧壁。
由于LDMOS为高压器件，因此所述栅极结构103包括：栅介质层1031，位于所述阱区101和漂移区102交界处的鳍部109表面；栅极层1032，位于所述栅介质层1031上。
本实施例中，所述栅极结构103为多晶硅栅(poly gate)结构，相应的，所述栅介质层1031的材料为氧化硅；所述栅极层1032的材料为多晶硅。
本实施例中，所述半导体结构还包括：侧墙110，位于所述栅极结构103的侧壁上。在所述半导体结构的形成过程中，所述侧墙110对所述栅极结构103侧壁起到保护作用，所述侧墙110还用于定义源区的形成区域。
本实施例中，所述侧墙110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
参考图8和图9，在所述栅极结构103一侧的漂移区102内形成漏区105(如图9所示)和掺杂区106(如图8所示)，所述掺杂区106位于所述漂移区102的顶端，且所述掺杂区106位于所述漏区105和栅极结构103之间，所述掺杂区106内具有所述第二型离子。
本发明实施例中，在基底内形成相邻接的阱区101和漂移区102，所述漂移区102中具有第一型离子，所述阱区101中具有第二型离子，所述第一型离子和第二型离子的导电类型不同，且在漂移区102内形成漏区105和掺杂区106，所述掺杂区106位于漏区105和栅极结构103之间，所述掺杂区106内具有所述第二型离子，所述阱区101与所述漂移区102构成横向PN结，所述掺杂区106与漂移区102构成纵向PN结，与未形成掺杂区的情况相比，本发明实施例中，多形成了由所述掺杂区106与漂移区102构成的纵向PN结，在半导体结构工作时，在横向PN结和纵向PN结的相互作用下，使得漂移区102达到临界雪崩击穿电场前全耗尽，因此有利于提高半导体结构的击穿电压，从而优化半导体结构的电学性能。
本发明实施例，所述掺杂区106形成在所述漂移区102的顶部，所述掺杂区106中掺杂有第二型离子，所述漏区105、漂移区102中掺杂有第一型离子，所述第二型离子与第一型离子的导电类型不同，在半导体结构工作时，电流从漏区105流出，不易经过掺杂区106，相应的载流子不易经过鳍部109顶部，使得载流子不易受鳍部109顶部界面损伤以及鳍部109顶部杂质的影响，载流子的迁移速率不易降低。
具体的，形成漏区105以及所述掺杂区106的步骤包括：
如图8所示，形成所述栅极结构103后，在所述栅极结构103露出的所述漂移区102的顶部形成掺杂区106。
本实施例中，先形成掺杂区106；形成所述掺杂区106后，形成所述漏区。因此，与先形成漏区，后形成掺杂区的情况相比，本发明实施例先形成所述掺杂区106，从而漏区中的第一型离子不易扩散至用于形成掺杂区的区域，进而漏区中的第一型离子与掺杂区106中的第二型离子不易发生电性中和，使得掺杂区106与漂移区102形成质量较高的纵向PN结。
需要说明的是，所述掺杂区106的所述第二型离子的掺杂离子浓度低于后续形成的所述漏区的所述第一型离子的掺杂离子浓度。所述掺杂区106的掺杂离子浓度低于所述漏区的掺杂离子浓度，从而所述掺杂区106中的第二型离子不易扩散至所述漏区中，进而漏区中的第一型离子不易与第二型离子发生电性中和，在半导体结构工作时，所述漏区能够为沟道提供足够的应力，有利于提高沟道中载流子的迁移速率。
本实施例中，形成所述掺杂区106的步骤中，以所述栅极结构103为掺杂掩膜，在所述漂移区102中形成掺杂区106。
本实施例中，采用离子注入的方式对所述栅极结构103露出的所述漂移区102顶端掺杂所述第二型离子，形成所述掺杂区106。离子注入具有操作简单，工艺成本低等特点。
本实施例中，对所述栅极结构103露出的所述漂移区102顶端掺杂第二型离子的过程中，第二型离子的注入角度与基底表面法线的夹角为0°。
具体的，所述基底包括衬底100和位于衬底100上的鳍部109，第二型离子的注入角度衬底100法线的夹角为0°，两者夹角为0°通过一次离子注入便可形成掺杂区106，有利于节省工艺时间，且因为夹角为0°，可以使得鳍部109两个侧壁上的第二型离子的掺杂剂量均匀一致，避免鳍部109两个侧壁上的第二型离子的掺杂剂量不一致情况出现，有利于提高器件的均一性。
需要说明的是，沿所述基底表面法线方向，所述掺杂区106的尺寸不宜过大也不宜过小。若所述尺寸过大，会导致漂移区102的空间变小，在半导体结构工作时，电流的通路变窄，相应的漂移区102的电阻过大，会导致工作电流变小。若所述尺寸过小，易导致漂移区102中的分压会降低，即使横向PN结和纵向PN结相互作用，也难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低；且若所述尺寸过小，所述掺杂区106露出的鳍部109侧壁易存在杂质，在半导体结构工作时，电流从漏区流出，经过掺杂区106露出的鳍部109的侧壁，载流子易受鳍部109顶部界面损伤以及鳍部109顶部杂质的影响，载流子的迁移速率易降低。本实施例中，沿所述基底表面法线方向，所述掺杂区106的尺寸为40纳米至60纳米。
需要说明的是，所述掺杂区106中，第二型离子的掺杂剂量不宜过高，也不宜过低。若所述掺杂区106的掺杂剂量过高，所述掺杂区106中的第二型离子易扩散至所述漂移区102中，在半导体结构工作时，会导致半导体结构工作时的工作电流较小。若所述掺杂区106的掺杂剂量过低，易导致漂移区102中的分压会降低，即使横向PN结和纵向PN结相互作用，难以使得漂移区102全耗尽，会导致半导体结构的击穿电压降低；且在半导体结构工作时，电流从漏区流出，经过掺杂区106露出的鳍部109的侧壁，载流子易受鳍部109顶部界面损伤以及鳍部109顶部杂质的影响，载流子的迁移速率易降低。本实施例中，所述掺杂区106中，第二型离子的掺杂剂量为3E12原子每平方厘米至5E12原子每平方厘米。
需要说明的是，在所述栅极结构103露出的所述漂移区102的顶部形成掺杂区106的过程中，所述第二型离子还掺杂在所述栅极结构103露出的所述阱区101的顶端用于形成源区的区域，以及后续用于形成漏区的漂移区的区域。
所述掺杂区106占据了后续形成源区和漏区的位置，因为所述掺杂区106中的第二型离子的掺杂剂量低于后续漏区和源区中掺杂的第一型离子的掺杂剂量，因此，源区和漏区呈第一型离子的特性，在半导体结构工作时，原先掺杂在源区和漏区位置的第二型离子不妨碍源区和漏区对沟道提供应力。
如图9所示，形成所述掺杂区106后，在所述漂移区102中形成所述漏区105。
需要说明的是，在所述漂移区102中形成漏区105的步骤中，在所述栅极结构103另一侧的所述阱区101内形成源区104，且所述源区104和漏区105中均掺杂有第一型离子。
在半导体结构工作时，所述源区104和漏区105为沟道提供应力，增大沟道中载流子的迁移速率。
具体的，所述源区104位于所述栅极结构103一侧的阱区101内，所述源区104中掺杂有第一型离子；所述漏区105位于所述栅极结构103另一侧的漂移区102内，所述漏区105中掺杂有第一型离子；所述漏区105和源区104内的掺杂离子类型与所述漂移区102内的掺杂离子类型相同。
形成源区104和漏区105的步骤包括：在所述漂移区102和阱区101上形成遮挡层112，所述遮挡层112覆盖所述掺杂区106；以所述遮挡层112为掺杂掩膜分别在所述漂移区102中形成所述漏区105，在阱区101中形成源区104。
本实施例中，所述半导体结构为NLDMOS，所述源区104和漏区105内的所述第一型离子为N型离子。在其他实施例中，当所述半导体结构为PLDMOS时，所述源区和漏区内的所述第一型离子相应为P型离子。
所述遮挡层112作为形成源区104和漏区105的掺杂掩膜，在掺杂形成源区104和漏区105的过程中，降低所述掺杂区106被掺杂的概率。
所述遮挡层112为能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层112时减少对其他膜层结构的损伤。
本实施例中，所述遮挡层112的材料为有机材料，例如：BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。
具体的，形成遮挡层112的步骤包括：形成覆盖所述基底和栅极结构103的遮挡材料层(图中未示出)；图形化所述遮挡材料层，剩余的所述遮挡材料层作为遮挡层112。
本实施例中，采用旋涂工艺形成所述遮挡材料层，所述遮挡材料层的表面平坦度较高。
所述半导体结构的形成方法还包括：形成源区104和漏区105后，去除所述遮挡层112。
参考图10，所述半导体结构的形成方法还包括：在所述基底和栅极结构103上形成介电层107。
所述介电层107用于为后续形成导电结构的形成提供工艺平台，而且，通过所述介电层107，使得所述导电结构与其他电连接结构实现电隔离。因此，所述介电层107的材料为介电材料。
本实施例中，所述介电层107的材料为氧化硅。其他实施例中，所述介电层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
形成介电层107的步骤包括：在所述基底和栅极结构103上形成介电材料层(图未示)；对所述介电材料层进行平坦化处理，形成介电层107。
参考图11，在所述介电层107中形成多个导电结构108，且所述导电结构108底端分别与源区104、漏区105以及栅极结构103接触。
本实施例中，所述导电结构108的材料为W。在其他实施例中，所述导电结构的材料还可以是Al、Cu、Ag或Au等导电材料。
形成导电结构108的步骤包括：刻蚀所述介电层107，在所述介电层107内形成分别露出源区104、漏区105以及栅极结构103的开口(图中未示出)；向所述开口中填充导电材料，形成所述导电结构108。
本实施例中，采用干法刻蚀工艺刻蚀所述介电层107，形成所述开口。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述开口的形貌满足工艺需求，且还有利于提高所述介电层107的去除效率。在干法刻蚀工艺的过程中能够分别以源区104、漏区105以及栅极结构103的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。
本实施例中，采用电化学电镀工艺填充所述导电材料。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底内形成相邻接的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第一型离子和第二型离子的导电类型不同；
在所述阱区和漂移区交界处的所述基底上形成栅极结构；
在所述栅极结构一侧的漂移区内形成漏区和掺杂区，所述掺杂区位于所述漂移区的顶端，且所述掺杂区位于所述漏区和栅极结构之间，所述掺杂区内具有所述第二型离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述漏区以及掺杂区的步骤包括：形成所述栅极结构后，在所述栅极结构露出的所述漂移区的顶部形成掺杂区；形成所述掺杂区后，在所述漂移区中形成所述漏区；
在所述漂移区中形成漏区的步骤中，在所述阱区中形成源区，所述源区和所述漏区中均掺杂有第一型离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述漏区中掺杂有第一型离子；
所述掺杂区中第二型离子的掺杂离子浓度低于所述漏区中第一型离子的掺杂离子浓度。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述掺杂区的步骤中，以所述栅极结构为掺杂掩膜，在所述漂移区中形成掺杂区；形成源区和漏区的步骤包括：在所述漂移区和阱区上形成遮挡层，所述遮挡层覆盖所述掺杂区；以所述遮挡层为掺杂掩膜，分别在所述漂移区中形成所述漏区，在所述阱区中形成源区。
5.如权利要求1、2或4所述的半导体结构的形成方法，其特征在于，采用离子注入的方式对所述栅极结构露出的所述漂移区顶端掺杂所述第二型离子，形成所述掺杂区。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：所述第二型离子的注入剂量为3E12原子每平方厘米至5E12原子每平方厘米。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：所述第二型离子的注入角度与基底表面法线的夹角为0°。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述漂移区的步骤中，所述第一型离子的掺杂剂量为2E13原子每平方厘米至5E13原子每平方厘米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述基底表面法线方向，所述掺杂区的尺寸为40纳米至60纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构用于形成NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种；
所述半导体结构用于形成PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，
提供基底的步骤中，所述基底包括衬底和位于所述衬底上的鳍部；
在所述基底内形成相邻接的阱区和漂移区的步骤中，所述阱区和漂移区形成在所述鳍部中；
形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶壁和部分侧壁。
12.一种半导体结构，其特征在于，
基底，所述基底内形成有相邻的阱区和漂移区，所述漂移区中具有第一型离子，所述阱区中具有第二型离子，所述第二型离子与第一型离子的导电类型不同；
栅极结构，位于所述阱区和漂移区交界处的所述基底上；
漏区，位于所述栅极结构一侧的所述漂移区内；
掺杂区，位于所述栅极结构和漏区之间的所述漂移区的顶部，所述掺杂区中具有所述第二型离子。
13.如权利要求12所述的半导体结构，其特征在于，所述掺杂区中，第二型离子的掺杂浓度为3E17原子每立方厘米至5E17原子每立方厘米。
14.如权利要求12所述的半导体结构，其特征在于，沿所述基底表面法线方向，所述掺杂区的尺寸为40纳米至60纳米。
15.如权利要求12所述的半导体结构，其特征在于，所述掺杂区的一侧壁与所述漏区接触，所述掺杂区的另一侧壁与所述栅极结构接触。
16.如权利要求12所述的半导体结构，其特征在于，所述漏区中具有第一型离子；
所述掺杂区的所述第二型离子的掺杂离子浓度低于所述漏区的所述第一型离子的掺杂离子浓度。
17.如权利要求12所述的半导体结构，其特征在于，所述漂移区的所述第一型离子的掺杂浓度为2E18原子每立方厘米至5E18原子每立方厘米。
18.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为NLDMOS时，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种；
所述半导体结构为PLDMOS时，所述第一型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种，所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
19.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：源区，位于所述栅极结构另一侧的所述阱区内；
所述源区中具有所述第一型离子。
20.如权利要求12所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
所述阱区和漂移区位于所述鳍部中；
所述栅极结构横跨于所述鳍部上，且覆盖所述鳍部的部分顶壁和部分侧壁。
CN201910935309.2A 2019-09-29 2019-09-29 半导体结构及其形成方法 Pending CN112582266A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910935309.2A CN112582266A (zh) 2019-09-29 2019-09-29 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910935309.2A CN112582266A (zh) 2019-09-29 2019-09-29 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN112582266A true CN112582266A (zh) 2021-03-30

Family

ID=75110745

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910935309.2A Pending CN112582266A (zh) 2019-09-29 2019-09-29 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112582266A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257047A (zh) * 2008-04-03 2008-09-03 北京大学 一种耐高压的横向双扩散mos晶体管
CN101312211A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体器件及其制造方法
CN103367431A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制造方法
CN103633136A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312211A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体器件及其制造方法
CN101257047A (zh) * 2008-04-03 2008-09-03 北京大学 一种耐高压的横向双扩散mos晶体管
CN103367431A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制造方法
CN103633136A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Similar Documents

Publication Publication Date Title
US10971590B2 (en) Transistor layout to reduce kink effect
CN112825327A (zh) 半导体结构及其形成方法
CN113257921B (zh) 半导体结构
CN107919324B (zh) 半导体器件的形成方法
US11545398B2 (en) Semiconductor device
CN113594039A (zh) 半导体结构及其形成方法
US10319827B2 (en) High voltage transistor using buried insulating layer as gate dielectric
US11658239B2 (en) Semiconductor device and fabrication method thereof
CN109585558B (zh) 具有多个栅极结构的ldmos finfet结构
CN108074974B (zh) 半导体装置的形成方法
CN113363256B (zh) 半导体结构及其形成方法
KR101868634B1 (ko) 반도체 소자의 제조 방법
CN110767548A (zh) 半导体结构及其形成方法
CN112713088B (zh) 半导体结构及其形成方法
CN111863725B (zh) 半导体结构及其形成方法
KR20040036452A (ko) 모스 트랜지스터 및 그 제조방법
CN112582266A (zh) 半导体结构及其形成方法
CN109087939B (zh) 半导体结构的形成方法、ldmos晶体管及其形成方法
CN112103249B (zh) 半导体结构及其形成方法
CN113437148B (zh) 半导体结构及其形成方法
CN113437149B (zh) 半导体结构及其形成方法
US11742207B2 (en) Semiconductor device and manufacturing method thereof
CN111725319B (zh) 半导体器件及其制造方法
CN114823841A (zh) 半导体结构及其形成方法
CN112951913A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination