CN106531211A - Eprom单元及其制造方法、包括其的eprom单元阵列 - Google Patents

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Abstract

一种电可编程只读存储器(EPROM)单元包括：具有第一导电性的半导体层；具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；栅绝缘图案和浮栅图案，它们顺序地层叠在半导体层之上、在第一结区与第二结区之间；第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。

Description

EPROM单元及其制造方法、包括其的EPROM单元阵列
相关申请的交叉引用
本申请要求于2015年9月9日提交的申请号为10-2015-0127675的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
本发明的各种实施例涉及非易失性存储器件及其制造方法，更具体地，涉及电可编程只读存储器(EPROM)单元、包括其的EPROM单元阵列及其制造方法。
背景技术
EPROM器件可以对应于电可编程的ROM器件。EPROM器件属于非易失性存储器件，即使在中断它们的电源时，非易失性存储器件也能保持它们存储的数据。EPROM器件的单位单元可以包括场效应晶体管(FET)，场效应晶体管具有源极区、漏极区以及在源极区与漏极区之间的导电沟道区。用作EPROM器件的单位单元的FET可以具有设置在沟道区上的浮栅。EPROM单元的浮栅可以被电隔离。可以将电荷注入至EPROM单元的浮栅，以将信息(即，数据)存储在EPROM单元中。由于EPROM单元的浮栅被电隔离，即使在中断EPROM器件的电源的情况下也能保持注入至EPROM单元的浮栅中的电荷。注入至EPROM单元的浮栅中的电荷可能会影响用作EPROM单元的FET的沟道区的导电性。因而，存储在EPROM单元中的信息可以通过检测流过在源极区与漏极区之间的沟道区的电流来读出。
发明内容
各种实施例涉及EPROM单元、包括EPROM单元的EPROM单元阵列以及制造EPROM单元的方法。
根据一个实施例，一种EPROM单元包括：具有第一导电性的半导体层；具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；栅绝缘图案和浮栅图案，它们顺序地层叠在半导体层之上、在第一结区与第二结区之间；第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。
根据另一个实施例，一种EPROM单元阵列包括：第一选择线；第二选择线，与第一选择线相交；以及单位单元，分别设置在第一选择线与第二选择线的交叉点处。单位单元中的每个包括：具有第一导电性的半导体层；具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；栅绝缘图案和浮栅图案，顺序地层叠在半导体层之上、在第一结区和第二结区之间；第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。
根据另一个实施例，一种EPROM单元阵列包括：多个第一选择线；多个第二选择线，与多个第一选择线相交；以及多个单位单元，分别设置在多个第一选择线与多个第二选择线的交叉点处，其中，多个单位单元中的每个包括MOSFET和肖特基势垒二极管。MOSFET和肖特基势垒二极管彼此串联耦接在多个第一选择线中的任意一个与多个第二选择线中的任意一个之间。
根据另一个实施例，一种制造EPROM单元的方法包括：在半导体层之上形成栅绝缘图案，其中，半导体层具有第一导电性；在栅绝缘图案之上形成浮栅图案；利用浮栅图案作为离子注入掩模来将具有第二导电性的杂质离子注入至半导体层内，以形成第一结区和第二结区，其中，第一结区和第二结区二者都具有第一杂质浓度；在浮栅图案的第一侧壁之上和栅绝缘图案的第一侧壁之上形成第一栅间隔件；在浮栅图案的第二侧壁之上和栅绝缘图案的第二侧壁之上形成第二栅间隔件；形成暴露出第一结区并且覆盖第二结区的掩模图案；利用掩模图案和第一栅间隔件作为离子注入掩模来将具有第二导电性的杂质离子注入至第一结区，以在第一结区的上部区域内形成第一重掺杂结区，其中，第一重掺杂结区具有第二杂质浓度；去除掩模图案；以及形成分别与第一重掺杂结区和第二结区耦接的第一金属接触插塞和第二金属接触插塞。第一重掺杂结区与第一金属接触插塞彼此接触，以提供欧姆接触，而第二结区与第二金属接触插塞彼此接触，以提供肖特基接触。
附图说明
鉴于附图和所附的详细描述，本发明的各种实施例将变得更加显然，其中：
图1为图示根据一个实施例的EPROM单元的布局图；
图2为沿着图1的线I-I’截取的截面图；
图3图示了图1所示的EPROM单元的等效电路图；
图4为图示根据另一个实施的EPROM单元的布局图；
图5为沿着图4中的线II-II’截取的截面图；
图6为图示根据又一个实施例的EPROM单元的布局图；
图7为沿着图6的线III-III’截取的截面图；
图8为图示根据一个实施例的EPROM单元阵列的等效电路图；
图9为图示图8所示的EPROM单元阵列的编程操作的等效电路图；
图10为图示由于普通的EPROM单元阵列的潜行电流引起的编程错误的等效电路图；
图11为图示这样的机制的等效电路图：在图8中所示的EPROM单元阵列中防止由于潜行电流而发生的编程错误；以及
图12至图15为图示根据一个实施例的制造EPROM单元的方法的截面图。
具体实施方式
将理解的是，尽管术语第一、第二、第三等用于本文中以描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因而，在不脱离本发明的教导的情况下，在一些实施例中的第一元件可以被称为在其它实施例中的第二元件。
还将理解的是，当一个元件被提及位于另一个元件“上”、“之上”、“以上”、“之下”、“下方”、“以下”、“侧面”或者“旁边”，其可以直接与另一个元件接触，或者在它们之间可以存在至少一个中间元件。因此，在本文中所使用的例如“上”、“之上”、“以上”、“之下”、“下方”、“以下”、“侧面”或者“旁边”等的术语是出于仅描述特定实施例的目的，并非旨在限制本发明的范围。
还将理解的是，当一个元件被提及与另一个元件“连接”或者“耦接”时，其可以直接与其它元件连接或耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。
图1为图示根据一个实施例的EPROM单元100的布局图，而图2为沿着图1中的线I-I’截取的截面图。参见图1和图2，EPROM单元100可以包括具有有源区101的N型半导体层。有源区101可以沿着第一方向延伸，以具有条带形状。有源区101可以通过设置在N型半导体层110内的沟槽隔离层112来限定。N型半导体层110可以为包括诸如硅材料的半导体材料的衬底。在一些实施例中，N型半导体层110可以为设置在衬底内的阱区。
第一P型结区121和第二P型结区130可以设置在限定在N型半导体层110内的有源区101的上部区域内，以彼此间隔开。第二P型结区130可以具有第一杂质浓度。第一杂质浓度可以被控制为低于预定的浓度，使得第二P型结区130和接触第二P型结区130的金属插塞或者金属硅化物层呈现出整流特性，例如P-N二极管特性。在一些实施例中，可以利用相同离子注入工艺和相同的激活工艺而同时地形成第一P型结区121和第二P型结区130。在这种情况下，第一P型结区121和第二P型结区130可以具有大体上相同的杂质浓度和大体上相同的结深度。
第一重掺杂P型结区122可以设置在第一P型结区121的上部区域内。第一P型结区121和第二重掺杂P型结区122可以组成具有双扩散漏极(DDD)结构的第一结区120。第一重掺杂P型结区122可以具有高于第一杂质浓度的第二杂质浓度。第二杂质浓度可以被控制为足以高于某一浓度，使得第一重掺杂P型结区122和接触第一重掺杂P型结区122的金属插塞或者金属硅化物层呈现出欧姆接触特性。
栅绝缘图案140可以设置在N型半导体层上，在第一P型结区121与第二P型结区130之间。浮栅图案150可以设置在与N型半导体层110相对的栅绝缘图案140的上表面上。在一些实施例中，栅绝缘图案140可以包括氧化物层，而浮栅图案150可以包括多晶硅层。浮栅图案150可以完全地被绝缘层所包围。因而，可以电隔离并且浮置浮栅图案150。在平面图中，栅绝缘图案140和浮栅图案150可以完全地彼此重叠，使得栅绝缘图案140的侧壁分别地与浮栅图案150的侧壁垂直地自对齐。浮栅图案150可以沿与第一方向相交的第二方向延伸，以具有条带形状。
第一栅间隔件161和第二栅间隔件162可以分别设置在浮栅图案150的两个侧壁上。第一栅间隔件161和第二栅间隔件162可以分别向下延伸，以覆盖栅绝缘图案140的两个侧壁。在一些实施例中，第一栅间隔件161和第二栅间隔件162中的每个可以包括氮化物层、氧化物层或者它们的组合。第一P型结区121和第二P型结区130可以分别与栅绝缘图案140的两个侧壁对齐。第一重掺杂P型结区122可以与第一栅间隔件161的外侧壁对齐。
第一金属接触插塞181可以设置在第一重掺杂P型结区122的上表面上。第一重掺杂P型结区122和第一金属接触插塞181可以彼此接触，以提供欧姆接触。在一些实施例中，第一金属接触插塞181可以为钨插塞。第一金属接触插塞181可以与第一选择线X电耦接。
第二金属接触插塞182可以设置在第二P型结区130的上表面上。在一些实施例中，第二金属接触插塞182可以为钨插塞。第二金属接触插塞182可以与第二选择线Y电耦接。
第二P型结区130和第二金属接触插塞182可以彼此接触，以提供肖特基接触。即，第二P型结区130和第二金属接触插塞182可以组成肖特基势垒二极管190。第二P型结区130和第二金属接触插塞182可以分别对应于肖特基势垒二极管190阳极和阴极。因而，当肖特基势垒二极管190为正向偏压时，电流可以从第二P型结区130流向第二金属接触插塞182。如果肖特基势垒二极管190为反相偏压，则没有电流流经肖特基势垒二极管190。如果EPROM单元100被重复地排列成矩阵形式，以提供EPROM单元阵列，则由于潜行电流而引起的EPROM单元阵列的故障可以因呈现出整流特性的肖特基势垒二极管190的存在而被抑制。
具有前述配置的EPROM单元100的编程操作可以取决于通过电子的雪崩注入而注入至浮栅图案150内的电荷的传输。如果施加至第一结区120或者第二P型结区130的偏置条件满足雪崩注入条件，则电荷可以被注入至浮栅图案150内。
例如，如果将正的编程电压施加至第一结区120而第二P型结区130接地，则施加至第一结区120的正的编程电压可以被传输至N型半导体层110。因而，可以在N型半导体层110与第二P型结区130之间施加反相偏压。
如果正的编程电压具有足够高的电平，则可以在N型半导体层110与第二P型结区130之间产生强电场，以在N型半导体层110与第二P型结区130之间的结区处产生雪崩击穿现象。因此，在N型半导体层110与第二P型结区130之间的耗尽区内产生的热电子可以通过强电场，经由栅绝缘图案140而注入至浮栅图案150内。如果热电子被注入至浮栅图案150内，则可以降低EPROM单元100的阈值电压，并且EPROM单元100可以具有编程状态。
EPROM单元100的读取操作可以通过将正的读取电压施加至第一结区120以及通过将接地电压施加至第二P型结区130来实现。正的读取电压可以具有这样的电压电平：在具有编程状态的EPROM单元的阈值电压与具有非编程状态的EPROM单元的阈值电压之间。因而，在以上读取偏压条件下，电流可以从第一结区120流向第二P型结区130，或者没有电流可以从第一结区120流向第二P型结区130。
即，如果EPROM单元100被编程为具有相对低的阈值电压，则在以上读取偏压条件下，电流可以从个第一结区120流向第二P型结区130。相反地，如果EPROM单元100没有被编程为具有相对高的阈值电压，则在以上读取偏压条件下没有电流可以从第一结区120流向第二P型结区130，或者在以上读取偏压条件下只有泄漏电流可以从第一结区120流向第二P型结区130。因此，可以通过感测流经EPROM单元的电流来读出存储在EPROM单元100中的信息。
图3为图1所示的EPROM单元100的等效电路图。参见图3，EPROM单元100可以配置为包括金属氧化物半导体场效应晶体管(MOSFET)210和肖特基势垒二极管220。MOSFET 210可以包括：浮栅FG、漏极端子D以及源极端子S。
MOSFET 210的浮栅FG可以对应于图1和图2所示的EPROM单元100的浮栅图案150。MOSFET 210的漏极端子D和源极端子S可以分别对应于图1和图2所示的EPROM单元100的第一结区120和第二P型结区130。MOSFET 210的漏极端子D可以与第一选择线X电耦接。肖特基势垒二极管220可以对应于包括图1和图2所示的第二P型结区130和第二金属接触插塞182的肖特基势垒二极管190。肖特基势垒二极管220可以耦接在MOSFET 210的源极端子S与第二选择线Y之间。肖特基势垒二极管220的阳极A和阴极C可以分别耦接至MOSFET 210的源极端子S和第二选择线Y。
图4为图示根据另一个实施例的EPROM单元300的布局图，而图5为沿着图4中的线II-II’截取的截面图。参见图4和图5，EPROM单元300可以包括具有有源区301的N型半导体层310。有源区301可以在第一方向延伸，以具有条带形状。有源区301可以通过设置在N型半导体层310内的沟槽隔离层312来限定。N型半导体层310可以为包括例如硅材料的半导体材料的衬底。在一些实施例中，N型半导体层310可以为设置在衬底内的阱区。
第一P型结区321和第二P型结区330可以设置在限定在N型半导体层310内的有源区301的上部区域内，以彼此间隔开。第二P型结区330可以具有第一杂质浓度。第一杂质浓度可以被控制为低于预定的浓度，使得第二P型结区330和接触第二P型结区330的金属插塞或者金属硅化物层呈现出例如P-N二极管特性的整流特性。
在一些实施例中，可以利用相同的离子注入工艺和相同的激活工艺而同时地形成第一P型结区321和第二P型结区330。在这种情况下，第一P型结区321和第二P型结区330可以具有大体相同的杂质浓度和大体相同的结深度。
第一重掺杂P型结区322可以设置在第一P型结区321的上部区域内。第一P型结区321和第一重掺杂P型结区322可以组成具有双扩散漏极(DDD)结构的第一结区320。第一重掺杂P型结区322可以具有高于第一杂质浓度的第二杂质浓度。第二杂质浓度可以被控制为足以高于某一浓度，使得第一重掺杂P型结区322和接触第一重掺杂P型结区322的金属插塞或者金属硅化物层呈现出欧姆接触特性。
栅绝缘图案340可以设置在N型半导体层310上，在第一P型结区321与第二P型结区330之间。浮栅图案350可以设置在与N型半导体层310相对的栅绝缘图案340的上表面上。在一些实施例中，栅绝缘图案340可以包括氧化物层，而浮栅图案350可以包括多晶硅层。浮栅图案350可以完全地被绝缘层所包围。因而，可以电隔离和浮置浮栅图案350。
在平面图中，栅绝缘图案340和浮栅图案350可以完全地彼此重叠，使得栅绝缘图案340的侧壁分别与浮栅图案350的侧壁垂直自对齐。浮栅图案350可以沿着与第一方向相交的第二方向延伸，以具有条带形状。
第一栅间隔件361和第二栅间隔件362可以分别设置在浮栅图案350的两个侧壁上。第一栅间隔件361和第二栅间隔件362可以向下延伸，以分别覆盖栅绝缘图案340的两个侧壁。在一些实施例中，第一栅间隔件361和第二栅间隔件362中的每个可以包括：氮化物层、氧化物层或者它们的组合。
第一P型结区321和第二P型结区330可以分别与栅绝缘图案340的两个侧壁对齐。第一重掺杂P型结区322可以与第一栅间隔件361的外侧壁对齐。
第一金属接触插塞381可以设置在第一重掺杂P型结区322的上表面上。第一重掺杂结区322和第一金属接触插塞381可以彼此接触，以提供欧姆接触。第一金属接触插塞381可以与第一选择线X电耦接。
金属硅化物层370可以设置在第二P型结区330上。第二金属接触插塞382可以设置在金属硅化物层370上。第二金属接触插塞382可以与第二选择线Y电耦接。
第二P型结区330和金属硅化物层370可以彼此接触，以提供肖特基接触。即，第二P型结区330和金属硅化物层370可以组成肖特基势垒二极管390。第二P型结区330和金属硅化物层370可以分别对应于肖特基势垒二极管390的阳极和阴极。
因而，当肖特基势垒二极管390为正向偏压时，电流可以从第二P型结区330流向金属硅化物层370。如果肖特基势垒二极管390为反相偏压，则没有电流流经肖特基势垒二极管390。如果EPROM单元300被重复地排列成矩阵形式，以提供EPROM单元阵列，则由于潜行电流所引起的EPROM单元阵列的故障可以因呈现出整流特性的肖特基势垒二极管390的存在而被抑制。
图6为图示根据又一个实施例的EPROM单元400的布局图，而图7为沿着图6的线III-III’截取的截面图。参见图6和图7，EPROM单元400可以包括具有有源区401的N型半导体层410。有源区401可以沿着第一方向延伸，以具有条带形状。有源区401可以通过设置在N型半导体层410内的沟槽隔离层412来限定。N型半导体层410可以为由例如硅材料的半导体材料组成的衬底。在一些实施例中，N型半导体层410可以为设置在衬底内的阱区。
第一P型结区421和第二P型结区430可以设置在限定在N型半导体层410内的有源区401的上部区域内，并彼此间隔开。第二P型结区430可以具有第一杂质浓度。第一杂质浓度可以被控制为低于预定的浓度，使得第二P型结区430和接触第二P型结区430的金属插塞或者金属硅化物层呈现出例如P-N二极管特性的整流特性。
在一些实施例中，可以利用相同的离子注入工艺和相同的激活工艺来同时地形成第一P型结区421和第二P型结区430。在这种情况下，第一P型结区421和第二P型结区430可以具有大体上相同的杂质浓度和大体上相同的结深度。
第一重掺杂P型结区422可以设置在第一P型结区421的上部区域内。第一P型结区421和第一重掺杂P型结区422可以组成具有双扩散漏极(DDD)结构的第一结区420。第一重掺杂P型结区422可以具有高于第一杂质浓度的第二杂质浓度。第二杂质浓度可以被控制为足以高于某一浓度，使得第一重掺杂P型结区422和接触第一重掺杂P型结区422的金属插塞或者金属硅化物层呈现出欧姆接触特性。
栅绝缘图案440可以设置在N型半导体层410上，在第一P型结区421与第二P型结区430之间。浮栅图案450可以设置在与N型半导体层410相对的栅绝缘图案440的上表面上。
在一些实施例中，栅绝缘图案440可以包括氧化物层，而浮栅图案450可以包括多晶硅层。浮栅图案450可以完全地被绝缘层所包围。因而，可以电隔离并且浮置浮栅图案450。在平面图上，栅绝缘图案440和浮栅图案450可以完全地彼此重叠，使得栅绝缘图案440的侧壁分别与浮栅图案450的侧壁垂直自对齐。浮栅图案450可以在与第一方向相交的第二方向上延伸，以具有条带形状。
第一栅间隔件461和第二栅间隔件462可以分别设置在浮栅图案450的两个侧壁上。第一栅间隔件461和第二栅间隔件462可以向下延伸，以分别覆盖栅绝缘图案440的两个侧壁。在一些实施例中，第一栅间隔件461和第二栅间隔件462中的每个可以包括氮化物层、氧化物层或者它们的组合。第一P型结区421和第二P型结区430可以分别与栅绝缘图案440的两个侧壁对齐。第一重掺杂P型结区422可以与第一栅间隔件461的外侧壁对齐。
第一金属硅化物层471可以设置在第一重掺杂P型结区422的上表面上。第一重掺杂P型结区422和第一金属硅化物层471可以彼此接触，以提供欧姆接触。第一金属接触插塞481可以设置在第一金属硅化物层471的上表面上。第一金属接触插塞481可以与第一选择线X电耦接。
第二金属硅化物层472可以设置在第二P型结区430上。第二金属接触插塞482可以设置在第二金属硅化物层472上。第二金属接触插塞482可以与第二选择线Y电耦接。第二P型结区430和第二金属硅化物层472可以彼此接触，以提供肖特基接触。即，第二P型结区430和第二金属硅化物层472可以组成肖特基势垒二极管490。第二P型结区430和第二金属硅化物层472可以分别对应于肖特基势垒二极管490的阳极和阴极。
因而，当肖特基势垒二极管490为正向偏压时，电流可以从第二P型结区430流向第二金属硅化物层472。如果肖特基势垒二极管490为反相偏压，则没有电流流经肖特基势垒二极管490。如果EPROM单元400被重复地排列成矩阵形式，以提供EPROM单元阵列，则由于潜行电流所引起的EPROM单元阵列的故障可以因呈现出整流特性的肖特基势垒二极管490的存在而被抑制。
图8为图示根据一个实施例的EPROM单元阵列500的等效电路图。参见图8，EPROM单元阵列500可以被配置为包括多个单位单元510，多个单位单元510沿着第一方向和第二方向排列，以具有‘m×n’矩阵形式。第一方向和第二方向可以彼此相交。多个单位单元510中的每个可以包括具有漏极端子D和源极端子S的MOSFET。
排列成与第一方向平行的单个行的单位单元510的漏极端子D可以分别与第一选择线X1、X2、…和Xn连接。排列成与第二方向平行的单个列的单位单元510的源极端子S可以分别与第二选择线Y1、Y2、…和Ym连接。
单位单元510中的每个还可以包括肖特基势垒二极管590，肖特基势垒二极管590耦接在MOSFET的源极端子S与第二选择线Y1、Y2、…和Ym中的一个之间。单位单元510中的每个可以对应于参照图1至图7所述的EPROM单元100、300和400中的一个。
图9为图示图8所示的EPROM单元阵列500的编程操作的等效电路图。参见图9，EPROM单元阵列500可以包括多个单位单元510-11、510-12、…、510-21、…，它们分别设置在第一选择线X1、X2、X3、…与第二选择线Y1、Y2、Y3、…的交叉点处。
可以通过如下步骤来对单位单元510-11进行选择性地编程：将正的编程电压+VPP施加至与选中的单位单元510-11连接的第一选择线X1，将其余的第一选择线X2、X3、…电气浮置，将与选中的单位单元510-11连接的第二选择线Y1接地，以及将其余的第二选择线Y2、Y3、…浮置。在以上编程偏压的条件下，可以经由第一选择线X1将正的编程电压+VPP施加至选中的单位单元510-11的漏极端子D，并且可以经由第一选择线X1将接地电压施加至选中的单位单元510-11的源极端子S。因而，如参照图2所述，可以将热电子注入至选中的单位单元510-11的浮栅内。因此，选中的单位单元510-11可以具有编程状态。
在选中的单位单元510-11被编程时，可以将正的编程电压+VPP施加至与选中的单位单元510-11共享第一选择线X1的单位单元510-21的漏极端子D。然而，可以浮置单位单元510-21的源极端子S。因而，由于在单位单元510-21中不发生雪崩击穿现象，所以单位单元510-21可以不被编程。类似地，由于其余的第二选择线Y3、…被浮置，因而与选中的单位单元510-11共享第一选择线X1的其余的单位单元可以不被编程。
另外，当选中的单位单元510-11被编程时，与选中的单位单元510-11共享第二选择线Y1的单位单元510-12的源极端子可以被接地，而单位单元510-12的漏极端子可以被浮置。因而，由于在单位单元510-12中不发生雪崩击穿现象，所以单位单元510-12可以不被编程。类似地，由于其余的第一选择线X3、…被浮置，与选中的单位单元510-11共享第二选择线Y1的其余的单位单元可以不被编程。由于全部的其它的单位单元的源极端子S和漏极端子D被浮置，因而与浮置的第一选择线X2、X3、…和浮置的第二选择线Y2、Y3、…连接的其它的单位单元全部不被编程。
图10为图示由于普通的EPROM单元阵列600(不具有肖特基势垒二极管)的潜行电流导致的错误编程操作的等效电路图。参见图10，普通的EPROM单元阵列600可以被配置为包括多个单位单元610-11、610-12、610-1、…、610-21、610-22、610-23、…，它们分别设置在第一选择线X1、X2、X3、…与第二选择线Y1、Y2、Y3、…的交叉点处。多个单位单元610-11、610-12、610-13、…、610-21、610-22、610-23、…中的每个可以包括P沟道MOSFET，P沟道MOSFET具有浮栅、与第一选择线X1、X2、X3、…中的一个连接的漏极端子D以及与第二选择线Y1、Y2、Y3、…中的一个连接的源极端子S。
排列在同一列中的单位单元的漏极端子D可以与第一选择线X1、X2、X3、…中的任意一个连接。例如，排列在第一列中的单位单元610-11、610-21、…的漏极端子D可以共同地与第一选择线X1连接。
排列在同一行中的单位单元的源极端子S可以与第二选择线Y1、Y2、Y3、…中的任意一个连接。例如，排列在第一行中的单位单元610-11、610-12、610-13、…的源极端子S可以共同地与第二选择线Y1连接。
在下文中，将结合单位单元610-11、610-13和610-23具有编程状态以被正常地导通的示例来描述用于对与第一选择线X1和第二选择线Y2耦接的单位单元610-21进行选择性地编程的操作。为了选择性地对单位单元610-21进行编程，可以将正的编程电路+VPP施加至第一选择线X1，并且可以将接地电压施加至第二选择线Y2。另外，可以浮置其余的第一选择线X2、X3、…和其余的第二选择线Y1、Y3、…。在以上偏压条件下，选中的单位单元610-21必须通过参照图2所述的编程操作而被编程，而其余的未选中的单位单元不应当被编程。
然而，在这种情况下，不期望的电流可以沿着潜行电流路径Is流动，所述潜行电流路径IS通过第一选择线X1、第二选择线Y2以及未选中的单位单元610-11、610-13和610-23来提供(参见图10中的虚线650)。因而，可以将施加至第一选择线X1的正的编程电压+VPP降低至不足以引起选中的单位单元610-21的雪崩击穿现象的电平。因此，选中的单位单元610-21可以不充分地被编程，或者可以不被编程。
图11为图示如何在EPROM单元阵列500中防止由于潜行电流引起的错误编程操作的EPROM单元阵列700的等效电路图。参见图11，EPROM单元阵列700可以具有与参照图8所述的EPROM单元阵列500相同的配置。
即，EPROM单元阵列700可以被配置为包括多个单位单元710-11、710-12、710-13、710-21、710-22、710-23、…，它们沿着第一方向和第二方向排列，以具有矩阵形式。第一方向和第二方向可以彼此相交。多个单位单元710-11、710-12、710-13、710-21、710-22、710-23、…中的每个包括具有漏极端子D和源极端子S的MOSFET。排列在同一列中的单位单元的漏极端子D可以与第一选择线X1、X2、X3、…中的任意一个连接。排列在同一行中的单位单元中的源极端子S可以与第二选择线Y1、Y2、Y3、…中的任意一个电连接。
多个单位单元710-11、710-12、710-13、710-21、710-22、710-23、…中的每个还可以包括肖特基势垒二极管790。肖特基势垒二极管790可以耦接在每个MOSFET的源极端子S与第二选择线Y1、Y2、Y3、…中的任意一个之间。在这种情况下，肖特基势垒二极管790的阳极和阴极可以分别与源极端子S和第二选择线连接。
在下文中，将描述用于对与第一选择线X1和第二选择线Y2耦接的单位单元710-21进行选择性地编程的操作。例如，可以在对单位单元710-21进行选择性地编程的过程中导通单位单元710-11、710-13和710-23。为了对单位单元710-21进行选择性地编程，可以将正的编程电压+VPP施加至第一选择线X1，并且可以将接地电压施加至第二选择线Y2。另外，可以浮置其余的第一选择线X2、X3、…和其余的第二选择线Y1、Y3、…。
根据一个实施例，在以上偏压条件下，选中的单位单元710-21可以通过参照图2所述的编程操作而被编程，而其余的未选中的单位单元不被编程。即，可以防止由于潜行电流引起的错误编程操作。
具体地，通过第一选择线X1、第二选择线Y1以及未选中的单位单元710-11提供的潜行电流路径可以通过将反相偏压施加至未选中的单位单元710-13的肖特基势垒二极管790而被电打开(参见图11中的虚线750)。因此，第二选择线Y2仍可以具有对应于接地电压的电压电平，而第一选择线X1仍可以具有对应于正的编程电压+VPP的电压电平。
由于单位单元710-11、710-12、710-13、710-21、710-22、710-23、…中的每个包括肖特基势垒二极管790，所以即使未选中的单位单元具有导通状态，提供为从与未选中的单位单元连接的第一选择线至具有导通状态的单位单元的源极端子S的潜行电流路径也可以被电打开。因此，可以防止由于潜行电流引起的编程错误。
图12至图15为图示根据一个实施例的制造EPROM单元的方法的截面图。参见图12，沟槽隔离层812可以形成在N型半导体层810的上部区域内，以限定有源区801。与有源区801相交的栅绝缘图案840和浮栅图案850可以形成在N型半导体层810上。浮栅图案850可以形成在栅绝缘图案840上，并且可以利用相同的图案化工艺来形成浮栅图案850和栅绝缘图案840。因而，浮栅图案850的侧壁可以分别与栅绝缘图案840的侧壁垂直自对齐。在一些实施例中，栅绝缘图案840可以由氧化物层形成，而浮栅图案850可以由多晶硅层形成。
参见图13，如箭头910所示，可以利用浮栅图案850作为注入掩模而将P型杂质离子注入至有源区801内，以形成第一P型结区821和第二P型结区830。第一P型结区821和第二P型结区830可以形成为具有第一杂质浓度。第一杂质浓度可以被控制为低于预定的浓度，使得第二P型结区830和接触第二P型结区830的金属插塞或者金属硅化物层呈现出例如P-N二极管特性的整流特性。第一P型结区821和第二P型结区830可以被形成为分别与浮栅图案850的两个侧壁自对齐。
参见图14，第一栅间隔件861和第二栅间隔件862可以分别形成在浮栅图案850的两个侧壁上。第一栅间隔件861和第二栅间隔件862还可以形成为分别覆盖栅绝缘图案840的两个侧壁。在一些实施例中，第一栅间隔件861和第二栅间隔件862可以形成为包括氧化物层或者氮化物层。
掩模图案920可以形成在第二P型结区830上，以暴露出第一P型结区821。在一些实施例中，掩模图案920可以由光致抗蚀剂层形成。如箭头930所示，可以利用掩模图案920和第一栅间隔件861作为注入掩模而将P型杂质离子注入至第一P型结区821内，以在第一P型结区821的上部区域内形成第一重掺杂P型结区822。
第一P型结区821和第一重掺杂P型结区822可以组成具有双扩散漏极(DDD)结构的第一结区820。第一重掺杂P型结区822可以形成为具有高于第一杂质浓度的第二杂质浓度。第二杂质浓度可以被控制成具有足够高的浓度，使得第一重掺杂P型结区822和金属插塞或者金属硅化物层(随后将形成为接触第一重掺杂P型结区822)呈现出欧姆接触特性。可以在第一重掺杂P型结区822形成之后去除掩模图案920。
参见图15，第一金属接触插塞881和第二金属接触插塞882可以分别形成在第一重掺杂P型结区822和第二P型结区830上。在第一金属接触插塞881和第二金属接触插塞882形成时，在浮栅图案850上没有形成导电图案。即，可以电隔离并且浮置浮栅图案850。
第一金属接触插塞881和第一重掺杂P型结区822可以彼此接触，以提供欧姆接触。第二金属接触插塞882和第二P型结区830可以彼此接触，以提供肖特基接触。因而，第二金属接触插塞882和第二P型结区830可以组成肖特基势垒二极管890。尽管在图15中未示出，但是在第一金属接触插塞881和第二金属接触插塞882形成之前，金属硅化物层可以形成在第一重掺杂P型结区822和第二P型结区830中的至少一个上。
出于说明性的目的，以上已经公开了本发明的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明的范围和精神的情况下，可以进行各种修改、增加以及替换。

Claims (21)

1.一种电可编程只读存储器单元，包括：
具有第一导电性的半导体层；
具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；
栅绝缘图案和浮栅图案，栅绝缘图案和浮栅图案顺序地层叠在半导体层之上、在第一结区与第二结区之间；
第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及
第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。
2.如权利要求1所述的电可编程只读存储器单元，其中，第一导电性为N型导电性，而第二导电性为P型导电性。
3.如权利要求1所述的电可编程只读存储器单元，其中，第一结区包括：
第一轻掺杂结区，设置在半导体层内，并且具有第一杂质浓度；以及
第一重掺杂结区，设置在第一轻掺杂结区的上部区域内，并且具有第二杂质浓度。
4.如权利要求3所述的电可编程只读存储器单元，其中，第二杂质浓度高于第一杂质浓度。
5.如权利要求4所述的电可编程只读存储器单元，其中，将第一轻掺杂结区和第一重掺杂结区组合而构成双扩散漏极结构。
6.如权利要求5所述的电可编程只读存储器单元，其中，第一轻掺杂结区和第二结区分别与浮栅图案的两个侧壁对齐。
7.如权利要求4所述的电可编程只读存储器单元，其中，第二结区具有与第一结区大体上相同的结深度。
8.如权利要求4所述的电可编程只读存储器单元，其中，第二结区具有第一杂质浓度。
9.如权利要求4所述的电可编程只读存储器单元，还包括：
第一栅间隔件和第二栅间隔件，第一栅间隔件和第二栅间隔件设置在浮栅图案的第一侧壁和第二侧壁之上，并且还分别在栅绝缘图案的第一侧壁和第二侧壁之上延伸，
其中，第一重掺杂结区与第一栅间隔件的外侧壁对齐。
10.如权利要求1所述的电可编程只读存储器单元，还包括：
金属硅化物层，设置在第二结区与第二金属接触插塞之间。
11.如权利要求1所述的电可编程只读存储器单元，还包括：
第一金属硅化物层，设置在第一结区与第一金属接触插塞之间；以及
第二金属硅化物层，设置在第二结区与第二金属接触插塞之间。
12.一种电可编程只读存储器单元阵列，包括：
第一选择线，
第二选择线，与第一选择线相交，以及
单位单元，分别设置在第一选择线与第二选择线的交叉点处，
其中，单位单元中的每个包括：
具有第一导电性的半导体层；
具有第二导电性的第一结区和具有第二导电性的第二结区，其中，第一结区和第二结区设置在半导体层的上部区域内，并且彼此间隔开；
栅绝缘图案和浮栅图案，顺序地层叠在半导体层之上、在第一结区和第二结区之间；
第一金属接触插塞，与第一结区耦接，其中，在第一金属接触插塞与第一结区之间形成欧姆接触；以及
第二金属接触插塞，与第二结区耦接，其中，在第二金属接触插塞与第二结区之间形成肖特基接触。
13.如权利要求12所述的电可编程只读存储器单元阵列，
其中，第一金属接触插塞用作漏极端子，
其中，第二金属接触插塞用作源极端子，以及
其中，漏极端子和源极端子分别与第一选择线中的一个和第二选择线中的一个连接。
14.如权利要求13所述的电可编程只读存储器单元阵列，
其中，排列在同一列内的单位单元的漏极端子共同地连接至第一选择线中的一个；以及
其中，排列在同一行内的单位单元的源极端子共同地连接至第二选择线中的一个。
15.一种电可编程只读存储器单元阵列，包括：
多个第一选择线；
多个第二选择线，与多个第一选择线相交；以及
多个单位单元，分别设置在多个第一选择线与多个第二选择线的交叉点处，
其中，多个单位单元中的每个包括MOSFET和肖特基势垒二极管，
其中，MOSFET和肖特基势垒二极管彼此串联耦接在多个第一选择线中的任意一个与多个第二选择线中的任意一个之间。
16.如权利要求15所述的电可编程只读存储器单元阵列，其中，肖特基势垒二极管的阳极和阴极分别与MOSFET的源极端子和多个第二选择线中的一个连接。
17.一种制造电可编程只读存储器单元的方法，所述方法包括：
在半导体层之上形成栅绝缘图案，其中，半导体层具有第一导电性；
在栅绝缘图案之上形成浮栅图案；利用浮栅图案作为离子注入掩模而将具有第二导电性的杂质离子注入至半导体层内，以形成第一结区和第二结区，其中，第一结区和第二结区二者都具有第一杂质浓度；
在浮栅图案的第一侧壁之上和栅绝缘图案的第一侧壁之上形成第一栅间隔件；
在浮栅图案的第二侧壁之上和栅绝缘图案的第二侧壁之上形成第二栅间隔件；
形成暴露出第一结区并且覆盖第二结区的掩模图案；
利用掩模图案和第一栅间隔件作为离子注入掩模而将具有第二导电性的杂质离子注入至第一结区，以在第一结区的上部区域内形成第一重掺杂结区，其中，第一重掺杂结区具有第二杂质浓度；
去除掩模图案；以及
形成分别与第一重掺杂结区和第二结区耦接的第一金属接触插塞和第二金属接触插塞，
其中，第一重掺杂结区与第一金属接触插塞彼此接触，以提供欧姆接触，以及
其中，第二结区与第二金属接触插塞彼此接触，以提供肖特基接触。
18.如权利要求17所述的方法，其中，第一导电性为N型导电性，而第二导电性为P型导电性。
19.如权利要求18所述的方法，其中，第二杂质浓度高于第一杂质浓度。
20.如权利要求17所述的方法，还包括在第一重掺杂结区与第一金属接触插塞之间形成第一金属硅化物层。
21.如权利要求17所述的方法，还包括：
在第一重掺杂结区与第一金属接触插塞之间形成第一金属硅化物层；以及
在第二结区与第二金属接触插塞之间形成第二金属硅化物层。
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