KR20090007868A - 고전압 스위칭 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 스위칭 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판에 형성된 메인 트랜지스터와, 상기 메인 트랜지스터의 제1 접합부와 직렬로 연결되는 적어도 하나의 제1 보조 트랜지스터와, 상기 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제1 콘택 플러그 및 상기 메인 트랜지스터의 제2 접합부 상에 형성된 제2 콘택 플러그를 포함하는 것을 특징으로 하기 때문에, 고전압 트랜지스터의 게이트에 인가되는 전압을 강하시킴으로써, 고전압 트랜지스터의 항복 전압 특성을 개선시킬 수 있다.
고전압 스위칭, IR 드롭, 항복 전압, 플래시 메모리

Description

고전압 스위칭 소자 및 그의 제조 방법{High voltage transistor and method of fabricating the same}
본 발명은 고전압 스위칭 소자 및 그의 제조 방법에 관한 것으로, 특히 고전압 트랜지스터의 항복 전압(Breakdown Voltage; BV)을 개선할 수 있는 고전압 스위칭 소자 및 그의 제조 방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리(Flash Memory) 등이 있다.
이 중에서 플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수 개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개 등 다수의 셀이 연결된다. 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수 개의 셀 트랜지스터 및 소스 선택 트랜지스터로 구성된다. 드레인 선택 트랜지스터의 드레인 영역은 비트 라인과 접속되고, 소스 선택 트랜지스터의 소스 영역은 공통 소스 라인과 접속된다. 상기 셀 트랜지스터의 게이트 단자에는 워드 라인이 연결되어 있다. 드레인 선택 트랜지스터의 게이트 단자에는 드레인 선택 라인이 연결되고, 소스 선택 트랜지스터의 게이트 단자에는 소스 선택 라인이 연결되어 있다.
이러한 낸드형 플래시 메모리 소자에서는 F-N 터널링(Fowler-Nordheim tunneling)을 사용하여 프로그램/소거 동작을 구현하기 때문에 일반적으로 고전압을 요구한다. 일반적으로 사용되는 전압은 16∼20V 영역에 있으나 멀티 레벨 셀(Multi Level Cell; MLC)을 구현하기 위해서는 현재의 낸드 플래시 메모리 소자의 일반적인 프로그램/소거전압 영역보다 높은 전압 인가가 필요하다. 이러한 낸드형 플래시 메모리 소자에는 펌핑 회로 및 전압 전달 회로에 사용되는 고전압 트랜지스터가 반드시 필요하며, 점점 증가하고 있는 고전압 요구에 따라 고전압 트랜지스터의 사용 전압 영역도 갈수록 증가하고 있다.
본 발명은 고전압 트랜지스터를 포함하는 고전압 스위칭 소자를 형성할 때, 고전압 트랜지스터의 접합 영역과 콘택 플러그 사이에 보조 트랜지스터를 형성하여 콘택 플러그를 통해 인가되는 고전압의 IR 드롭(drop)을 발생시킴으로써 고전압 트랜지스터의 항복 전압을 개선할 수 있다.
본 발명의 일실시예에 따른 고전압 스위칭 소자는, 반도체 기판에 형성된 메인 트랜지스터와, 상기 메인 트랜지스터의 제1 접합부와 직렬로 연결되는 적어도 하나의 제1 보조 트랜지스터와, 상기 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제1 콘택 플러그 및 상기 메인 트랜지스터의 제2 접합부 상에 형성된 제2 콘택 플러그를 포함한다.
본 발명의 다른 일실시예에 따른 고전압 스위칭 소자는, 반도체 기판에 형성된 메인 트랜지스터와, 상기 메인 트랜지스터의 제1 접합부와 직렬로 연결되는 적어도 하나의 제1 보조 트랜지스터와, 상기 제1 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제1 콘택 플러그와, 상기 메인 트랜지스터의 제2 접합부와 직렬로 연결되는 적어도 하나의 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제2 콘택 플러그를 포함한다.
상기 제1 보조 트랜지스터 또는 제2 보조 트랜지스터는 NMOS형 트랜지스터일 수 있다. 상기 NMOS형 트랜지스터의 게이트 폭은 상기 메인 트랜지스터의 게이트 폭보다 좁을 수 있다. 상기 제1 보조 트랜지스터 또는 제2 보조 트랜지스터는 바이폴라 트랜지스터일 수 있다. 상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터일 수 있다. 상기 바이폴라 트랜지스터의 베이스와 전기적으로 연결된 제3 콘택 플러그를 더욱 포함할 수 있다. 상기 제1 접합부는 드레인 접합 영역일 수 있다. 상기 제2 접합부는 소스 접합 영역일 수 있다.
본 발명의 다른 측면의 일실시예에 따른 본 고전압 스위칭 소자의 제조 방법은, 액티브 영역을 한정하는 소자 분리막을 반도체 기판에 형성하는 단계와, 상기 액티브 영역 상에 메인 트랜지스터와 보조 트랜지스터를 형성하되, 상기 보조 트랜지스터는 상기 메인 트랜지스터의 접합 영역에 형성되는 단계와, 상기 메인 트랜지스터와 상기 보조 트랜지스터를 포함하는 상기 반도체 기판 상에 절연막을 형성하는 단계 및 상기 절연막에 콘택홀을 형성하고 도전 물질을 채워서 상기 메인 트랜지스터의 접합 영역과 전기적으로 연결되는 제1 콘택 플러그 및 상기 보조 트랜지스터의 접합영역 중 최외각의 접합 영역과 전기적으로 연결되는 제2 콘택 플러그를 형성하는 단계를 포함한다.
상기 보조 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역에 형성될 수 있다. 상기 보조 트랜지스터는 상기 메인 트랜지스터의 소스 접합 영역에 형성될 수 있다. 상기 보조 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역 및 소스 접합 영역에 형성될 수 있다. 상기 보조 트랜지스터의 게이트 폭은 상기 메인 트랜지스터의 게이트 폭보다 좁게 형성할 수 있다. 상기 보조 트랜지스터의 게이트는 상기 메인 트랜지스터의 게이트와 동시에 형성될 수 있다. 상기 메인 트랜지스 터는 NMOS 트랜지스터일 수 있다. 상기 보조 트랜지스터는 NMOS 트랜지스터일 수 있다.
본 발명의 또 다른 측면의 일실시예에 따른 본 고전압 스위칭 소자의 제조 방법은, 액티브 영역을 한정하는 소자 분리막을 반도체 기판에 형성하는 단계와, 상기 액티브 영역 상에 메인 게이트를 형성하는 단계와, 상기 메인 게이트 양측에 노출된 상기 반도체 기판에 제1 접합 영역을 형성하여 메인 트랜지스터를 형성하는 단계와, 상기 제1 접합 영역의 일부에 상기 제1 접합 영역과 다른 타입의 불순물을 주입하여 제2 접합 영역을 형성하여 직렬로 연결되는 바이폴라 트랜지스터를 형성하는 단계와, 상기 메인 트랜지스터를 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계 및 상기 절연막에 콘택홀을 형성하고 도전 물질을 채워서 상기 메인 트랜지스터의 접합 영역과 전기적으로 연결되는 제1 콘택 플러그 및 상기 바이폴라 트랜지스터의 접합영역 중 최외각의 접합 영역과 전기적으로 연결되는 제2 콘택 플러그 및 상기 바이폴라 트랜지스터의 베이스와 연결되는 제3 콘택 플러그를 형성하는 단계를 포함한다.
상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역에 형성될 수 있다. 상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 소스 접합 영역에 형성될 수 있다. 상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역 및 소스 접합 영역에 형성될 수 있다. 상기 제1 접합 영역은 n형 불순물을 주입하여 형성할 수 있다. 상기 제2 접합 영역은 p형 불순물을 주입하여 형성하할 수 있다.
본 발명의 고전압 스위칭 소자 및 그의 제조 방법에 따르면, 고전압 트랜지스터의 접합 영역에 보조 트랜지스터를 형성하여 고전압 트랜지스터의 게이트에 인가되는 전압을 강하시킴으로써, 고전압 트랜지스터의 항복 전압 특성을 개선시킬 수 있다. 또한, 고전압 트랜지스터를 형성하는 공정 중에 보조 트랜지스터를 형성할 수 있기 때문에, 별도의 공정 추가가 필요 없다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 고전압 스위칭 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 여기서, 상기 웰 영역은 고전압 스위칭 소자를 구성하는 고전압 트랜지스터를 형성하기 위한 HV(High Voltage)영역을 나타낸다. 또한, 반도체 기판(102)이 p형 반도체 물질로 형성될 경우 상기 트리플 웰은 반도체 기판(102)에 n웰을 형성한 후 상기 n웰에 포함되도록 p웰을 형성할 수 있다.
이어서, 스크린 산화막을 제거한 후, 반도체 기판(102)의 소자 분리 영역에 대해 식각 공정을 실시하여 트렌치를 형성한다. 그리고 트렌치를 절연 물질, 예를 들면 산화막으로 메꿔서 반도체 기판(102)에 형성되는 소자들을 분리(격리)하기 위한 소자 분리막(104)을 형성한다. 이로써, 반도체 기판(102)의 액티브 영역이 소자 분리막(104)으로 한정된다.
도 1b를 참조하면, 반도체 기판(102) 상에 게이트 절연막(106)을 형성한다. 게이트 절연막(106)은 고전압 트랜지스터의 게이트 전극에 걸리는 전압에 맞는 두께를 갖도록 형성하며, 산화막으로 형성하는 것이 바람직하다. 그리고, 게이트 절연막(106) 상에 도전막(108)을 형성한다. 도전막(108)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도 1c를 참조하면, 도전막(108)과 게이트 절연층(106)에 대해 식각 공정을 실시하여 메인 게이트(110)와 보조 게이트(112)를 형성한다. 보조 게이트(112)는 메인 게이트(110)와 소자 분리막(104) 사이에 한 개 이상 형성될 수 있다. 또한, 보조 게이트(112)는 메인 게이트(110)의 일측에 형성될 수 있으며, 도면에는 도시하지 않았지만 보조 게이트(122)는 메인 게이트(110)의 양측에 형성될 수 있다. 보조 게이트(112)의 폭은 메인 게이트(110)이 폭보다 좁게 형성할 수 있다. 메인 게이트(110)는 고전압 트랜지스터인 메인 트랜지스터의 게이트가 되고, 메인 게이트(110)의 일측에 형성된 보조 게이트(112)는 보조 트랜지스터의 게이트가 된다.
도 1d를 참조하면, 노출된 반도체 기판(102)에 대해 n형 불순물을 이온 주입 함으로써 메인 게이트(110)의 양측 및 메인 게이트(110)와 보조 게이트(112) 사이에 다수의 접합 영역(114a, 114b)을 형성한다. 이 중에서 제1 접합 영역(114a)은 메인 게이트(110)를 포함하여 형성되는 고전압 트랜지스터의 소스 접합 영역이고, 제2 접합 영역(114b)은 메인 게이트(110)를 포함하여 형성되는 고전압 트랜지스터의 드레인 접합 영역이다. 이때, 제2 접합 영역(114b)은 DDD(Double Doped Drain) 구조 또는 1회의 DDD 이온 주입 공정과 2회의 LDD이온 주입 공정을 포함하는 TDD(Triple Diffused Drain) 구조로 형성될 수 있다. 또한 제2 접합 영역(114b)은 보조 게이트(112)의 소스/드레인 접합 영역으로써 작용하여 보조 게이트(112)를 포함하는 보조 트랜지스터를 형성한다. 이로써, NMOS형 고전압 트랜지스터와 고전압 트랜지스터의 드레인 접합 영역 상에 형성된 NMOS형 보조 트랜지스터를 포함하는 고전압 스위칭 소자의 형성이 완료된다.
한편, 도면에는 도시하지 않았지만, 보조 트랜지스터는 고전압 트랜지스터의 소스 접합 영역 상에 형성될 수도 있고, 고전압 트랜지스터의 드레인 접합 영역과 소스 접합 영역 모두에 형성될 수도 있다. 또한, 보조 트랜지스터의 접합 영역을 형성할 때에는 고전압 트랜지스터의 접합 영역을 형성하는 공정과 별개로 별도의 마스크를 이용하여 별개의 이온 주입 공정으로 형성할 수도 있다.
도 1e를 참조하면, 메인 게이트(110)와 보조 게이트(112)를 포함하는 반도체 기판(102)의 전체 구조상에 절연막(116)을 형성한다. 절연막(116)은 메인 게이트(110)와 보조 게이트(112)를 덮을 수 있는 두께로 형성하며, 산화막으로 형성하는 것이 바람직하다. 이어서, 제1 접합 영역(114a) 및 메인 게이트(110)와 가장 멀리 위치하는 제2 접합 영역(114b)이 노출되도록 절연막(116)을 식각하고 이를 도전 물질로 메꿔서 콘택 플러그(118a, 118b)를 형성한다. 제1 콘택 플러그(118a)는 고전압 트랜지스터의 소스 접합 영역과 전기적으로 연결되는 소스 콘택 플러그이고, 제2 콘택 플러그(118b)는 고전압 트랜지스터의 드레인 접합 영역과 전기적으로 연결되는 드레인 콘택 플러그이다. 이로써, 보조 트랜지스터는 고전압 트랜지스터의 게이트와 드레인 콘택 플러그 사이에 형성되며, 이때 드레인 콘택 플러그는 보조 트랜지스터의 접합 영역들 중 최외곽의 접합 영역 상에 형성된다.
한편, 도면에는 도시하지 않았지만, 보조 트랜지스터는 고전압 트랜지스터의 소스 접합 영역에 형성되어 고전압 트랜지스터의 게이트와 소스 콘택 플러그 사이에 형성될 수도 있다. 이때 소스 콘택 플러그는 보조 트랜지스터 접합 영역들 중 최외곽의 접합 영역 상에 형성될 수 있다. 또한, 보조 트랜지스터는 고전압 트랜지스터의 소스 접합 영역과 드레인 접합 영역 모두에 형성되어 고전압 트랜지스터의 게이트와 소스 콘택 플러그 및 드레인 콘택 플러그 사이에 형성될 수도 있다.
통상적으로, 플래시 메모리 소자에서 사용되는 고전압 트랜지스터에서 가장 높은 전압이 인가되는 부분은 드레인 접합 영역이다. 드레인 접합 영역의 일측에 인가된 높은 전압은 드레인 접합 영역에 형성된 채널을 따라 이동하여, 고전압 트랜지스터의 동작에 따라 고전압 트랜지스터의 소스 접합 영역으로 인가되거나 인가되지 않는다. 그런데 드레인 접합 영역에 고전압 트랜지스터의 항복 전압 이상의 과도하게 높은 전압이 인가되면, 게이트에 턴온 전압이 인가되지 않더라도 드레인 접합 영역에서 소스 접합 영역으로 전류가 흐르게 된다. 즉, 턴 오프(turn off) 되어야 하는 고전압 트랜지스터가 턴 온(turn-on)된다. 그러면 고전압 트랜지스터의 동작 신뢰성이 저하되어 반도체 메모리 소자의 동작 특성이 저하될 수 있다. 이러한 문제점을 해결하기 위하여, 고전압 트랜지스터의 드레인 접합 영역을 더욱 넓게 형성할 수 있지만, 메모리 소자의 크기가 증가하게 된다.
본 발명은 고전압 트랜지스터의 드레인 영역에 보조 트랜지스터를 형성함으로써 이러한 문제를 해결한다. 즉, 고전압 트랜지스터가 턴 오프 동작일 때에는 보조 트랜지스터를 모두 턴 오프 하거나 보조 트랜지스터의 일부만 턴 오프 함으로써, 보조 트랜지스터가 형성된 반도체 기판의 채널 영역의 높은 저항으로 IR 드롭을 발생시켜 전압을 강하시킨다. 이에 따라, 콘택 플러그(118)를 통해 고전압 트랜지스터의 드레인 영역에 과도하게 높은 전압이 인가되더라도, 콘택 플러그(118)와 메인 게이트(110) 사이에 형성된 보조 트랜지스터를 통해 낮아진 전압이 고전압 트랜지스터에 인가되어, 드레인 접합 영역으로부터 소스 접합 영역으로 전류가 흐르 는 것을 방지할 수 있다. 이로써, 고전압 트랜지스터의 항복 전압 특성을 개선시킬 수 있다. 한편, 고전압 트랜지스터가 턴 온 동작일 때에는 보조 트랜지스터 또한 턴 온 시킴으로써 전압의 저하 없이 빠른 스위칭 동작이 가능할 수 있다. 또한, 본 발명은 고전압 트랜지스터를 형성할 때 보조 트랜지스터를 동시에 형성함으로써 별도의 공정을 추가할 필요가 없어 공정 시간이 늘어나거나 공정 단계가 어려워지는 문제점이 없다.
한편, 본 발명에서는 보조 게이트(112)를 두 개 형성하는 것으로 도시하였으나, 이에 한정하지 않는다. 보조 게이트(112)를 형성하는 개수는 콘택 플러그를 통해 고전압 트랜지스터로 인가되는 고전압을 얼마나 낮은 전압으로 변환할 것인가에 따라 결정될 수 있다. 즉, 보조 게이트(112)를 많이 형성할수록 전압은 더욱 강하될 수 있다. 하지만, 보조 게이트(112)를 형성하는 개수는 고전압 트랜지스터의 접합 영역의 크기를 고려하여 형성할 수 있다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 고전압 스위칭 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(202) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 웰(well) 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 이로써, 반도체 기판(202)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 여기서, 상기 웰 영역은 고전압 스위칭 소자를 구성하는 고전압 트랜지스터를 형성하기 위한 HV(High Voltage)영역을 나타낸다. 또한, 반도체 기판(202)이 p형 반도체 물질로 형성될 경우 상기 트리플 웰은 반도체 기판(102)에 n웰을 형성한 후 상기 n웰에 포함되도록 p웰을 형성할 수 있다.
이어서, 스크린 산화막을 제거한 후, 반도체 기판(202)의 소자 분리 영역에 소자 분리막(204)을 형성한다. 이로써, 반도체 기판(202)의 액티브 영역이 소자 분리막(204)으로 한정된다. 그리고, 반도체 기판(202) 상에 게이트 절연막(206)을 형성한다. 게이트 절연막(206)은 고전압 트랜지스터의 게이트 전극에 걸리는 전압에 맞는 두께를 갖도록 형성하며, 산화막으로 형성하는 것이 바람직하다. 그리고, 게이트 절연막(206) 상에 도전막(208)을 형성한다. 도전막(208)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이후에, 도전막(208)과 게이트 절연층(206)에 대해 식각 공정을 실시하여 메인 게이트(210)를 형성한다. 메인 게이트(210)는 후속하는 이온 주입 공정을 통해 고전압 트랜지스터로 형성된다.
도 2b를 참조하면, 노출된 반도체 기판(202)에 대해 n형 불순물을 이온 주입 함으로써 메인 게이트(110)의 양측에 접합 영역(214a, 214b)을 형성한다. 이 중에서 제1 접합 영역(214a)은 메인 게이트(110)를 포함하여 형성되는 고전압 트랜지스터의 소스 접합 영역이고, 제2 접합 영역(214b)은 메인 게이트(210)를 포함하여 형성되는 고전압 트랜지스터의 드레인 접합 영역이다.
도 2c를 참조하면, 메인 게이트(210)를 포함하는 반도체 기판(202) 상에 이온 주입 마스크(216)를 형성하고, 제2 접합 영역(214b)의 일부가 노출되도록 이온 주입 마스크(216)를 패터닝한다.
도 2d를 참조하면, 이온 주입 마스크(216)를 이용하는 이온 주입 공정으로 제2 접합 영역(214b)의 노출된 영역에 제2 접합 영역(214b)과 반대 타입의 불순물, 예를 들면 p형 불순물을 이온 주입함으로써 제3 접합 영역(218)이 형성된다. 본 발명에서는 제3 접합 영역(218)을 두 개 형성하는 것으로 도시하였지만, 이에 한정하지 않고 제2 접합 영역(214b)의 크기를 고려하여 세 개 이상 형성하는 것도 가능하다. 이로써, 고전압 트랜지스터의 드레인 영역에는 n형 불순물로 형성된 제2 접합 영역(214b)과 p형 불순물로 형성된 제3 접합 영역(218)을 포함하는 NPN 바이폴라 트랜지스터들이 직렬로 연결된 구조가 형성된다. 이로써, 고전압 트랜지스터 및 고전압 트랜지스터의 드레인 접합 영역 상에 서로 직렬로 연결된 다수의 NPN 바이폴라 트랜지스터를 포함하는 고전압 스위칭 소자의 형성이 완료된다. 한편, 본 발명에서는 바이폴라 트랜지스터를 고전압 트랜지스터의 드레인 영역에 형성하는 것으로 도시하였지만, 소스 영역에도 형성할 수 있음은 당연하다.
도 2e를 참조하면, 메인 게이트(210)를 포함하는 반도체 기판(202)의 전체 구조상에 절연막(220)을 형성한다. 절연막(220)은 메인 게이트(210)를 덮을 수 있는 두께로 형성하며, 산화막으로 형성하는 것이 바람직하다. 이어서, 제1 접합 영역(214a)과, 메인 게이트(210)와 가장 멀리 위치하는 제2 접합 영역(214b) 및 상기 바이폴라 트랜지스터들의 베이스인 제3 접합 영역(218)이 노출되도록 절연막(220)을 식각하여 콘택홀을 형성하고 도전 물질로 메꿔서 콘택 플러그(222s, 222b, 222d)를 형성한다. 이로써, 제1 콘택 플러그(222s)는 고전압 트랜지스터의 소스 접합 영역과 전기적으로 연결되고, 제2 콘택 플러그(222d)는 고전압 트랜지스터의 드 레인 접합 영역과 전기적으로 연결되며, 제3 콘택 플러그(222b)는 제3 접합 영역(218)과 전기적으로 연결된다.
이로써, 제3 콘택 플러그(222b)를 통해 각각의 바이폴라 트랜지스터의 베이스인 제3 접합 영역(218)에 전압을 인가할 수 있으며, 상기 전압을 조절하여 상기 바이폴라 트랜지스터의 저항을 조절할 수 있다. 따라서, 고전압 트랜지스터가 턴 오프 동작일 때 제2 콘택 플러그(222d)를 통해 고전압 트랜지스터의 드레인 영역에 과도하게 높은 전압이 인가되더라도, 제2 콘택 플러그(222d)와 메인 게이트(210) 사이에 형성된 다수의 턴 오프된 바이폴라 트랜지스터를 통해 낮아진 전압이 고전압 트랜지스터에 인가되기 때문에, 고전압 트랜지스터의 항복 전압을 개선시킬 수 있다. 또한, 고전압 트랜지스터가 턴 온 동작일 때에는 바이폴라 트랜지스터를 턴온시켜 고전압 트랜지스터의 빠른 스위칭 동작을 구현할 수 있다.
한편, 상기한 실시예에서는 메모리 셀에서 고전압 트랜지스터를 포함하는 고전압 스위칭 소자를 형성하는 것으로 도시하였지만, 이에 한정하지 않는다. 본 발명은 드레인에 걸리는 전압에 따라 반도체 소자의 전기적 특성이 많이 좌우되는 반도체 소자의 고전압 영역의 HCI(Hot Carrier Injection)이나 기타 고전압을 필요로 하는 산업 분야에서 널리 적용될 수 있음은 당연하다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 고전압 스위칭 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 고전압 스위칭 소자 및 그의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 102 : 소자 분리막
106 : 게이트 절연막 108 : 도전막
110 : 메인 게이트 112 : 보조 게이트
114a, 114b : 접합 영역 116 : 절연막

Claims (23)

  1. 반도체 기판에 형성된 메인 트랜지스터;
    상기 메인 트랜지스터의 제1 접합부와 직렬로 연결되는 적어도 하나의 제1 보조 트랜지스터;
    상기 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제1 콘택 플러그; 및
    상기 메인 트랜지스터의 제2 접합부 상에 형성된 제2 콘택 플러그를 포함하는 고전압 스위칭 소자.
  2. 반도체 기판에 형성된 메인 트랜지스터;
    상기 메인 트랜지스터의 제1 접합부와 직렬로 연결되는 적어도 하나의 제1 보조 트랜지스터;
    상기 제1 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제1 콘택 플러그;
    상기 메인 트랜지스터의 제2 접합부와 직렬로 연결되는 적어도 하나의 제2 보조 트랜지스터; 및
    상기 제2 보조 트랜지스터의 접합부들 중 최외곽의 접합부 상에 형성된 제2 콘택 플러그를 포함하는 고전압 스위칭 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 보조 트랜지스터 또는 제2 보조 트랜지스터는 NMOS형 트랜지스터인 고전압 스위칭 소자.
  4. 제3항에 있어서,
    상기 NMOS형 트랜지스터의 게이트 폭은 상기 메인 트랜지스터의 게이트 폭보다 좁은 고전압 스위칭 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 보조 트랜지스터 또는 제2 보조 트랜지스터는 바이폴라 트랜지스터인 고전압 스위칭 소자.
  6. 제5항에 있어서,
    상기 바이폴라 트랜지스터는 NPN 바이폴라 트랜지스터인 고전압 스위칭 소자.
  7. 제5항에 있어서,
    상기 바이폴라 트랜지스터의 베이스와 전기적으로 연결된 제3 콘택 플러그를 더욱 포함하는 고전압 스위칭 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 접합부는 드레인 접합 영역인 고전압 스위칭 소자.
  9. 제1항 또는 제2항에 있어서,
    상기 제2 접합부는 소스 접합 영역인 고전압 스위칭 소자.
  10. 액티브 영역을 한정하는 소자 분리막을 반도체 기판에 형성하는 단계;
    상기 액티브 영역 상에 메인 트랜지스터와 보조 트랜지스터를 형성하되, 상기 보조 트랜지스터는 상기 메인 트랜지스터의 접합 영역에 형성되는 단계;
    상기 메인 트랜지스터와 상기 보조 트랜지스터를 포함하는 상기 반도체 기판 상에 절연막을 형성하는 단계; 및
    상기 절연막에 콘택홀을 형성하고 도전 물질을 채워서 상기 메인 트랜지스터의 접합 영역과 전기적으로 연결되는 제1 콘택 플러그 및 상기 보조 트랜지스터의 접합영역 중 최외각의 접합 영역과 전기적으로 연결되는 제2 콘택 플러그를 형성하는 단계를 포함하는 고전압 스위칭 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 보조 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 보조 트랜지스터는 상기 메인 트랜지스터의 소스 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 보조 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역 및 소스 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 보조 트랜지스터의 게이트 폭은 상기 메인 트랜지스터의 게이트 폭보다 좁게 형성하는 고전압 스위칭 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 보조 트랜지스터의 게이트는 상기 메인 트랜지스터의 게이트와 동시에 형성되는 고전압 스위칭 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 메인 트랜지스터는 NMOS 트랜지스터인 고전압 스위칭 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 보조 트랜지스터는 NMOS 트랜지스터인 고전압 스위칭 소자의 제조 방법.
  18. 액티브 영역을 한정하는 소자 분리막을 반도체 기판에 형성하는 단계;
    상기 액티브 영역 상에 메인 게이트를 형성하는 단계;
    상기 메인 게이트 양측에 노출된 상기 반도체 기판에 제1 접합 영역을 형성하여 메인 트랜지스터를 형성하는 단계;
    상기 제1 접합 영역의 일부에 상기 제1 접합 영역과 다른 타입의 불순물을 주입하여 제2 접합 영역을 형성하여 직렬로 연결되는 바이폴라 트랜지스터를 형성하는 단계;
    상기 메인 트랜지스터를 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계; 및
    상기 절연막에 콘택홀을 형성하고 도전 물질을 채워서 상기 메인 트랜지스터의 접합 영역과 전기적으로 연결되는 제1 콘택 플러그 및 상기 바이폴라 트랜지스터의 접합영역 중 최외각의 접합 영역과 전기적으로 연결되는 제2 콘택 플러그 및 상기 바이폴라 트랜지스터의 베이스와 연결되는 제3 콘택 플러그를 형성하는 단계를 포함하는 고전압 스위칭 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 소스 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  21. 제18항에 있어서,
    상기 바이폴라 트랜지스터는 상기 메인 트랜지스터의 드레인 접합 영역 및 소스 접합 영역에 형성되는 고전압 스위칭 소자의 제조 방법.
  22. 제18항에 있어서,
    상기 제1 접합 영역은 n형 불순물을 주입하여 형성하는 고전압 스위칭 소자의 제조 방법.
  23. 제18항에 있어서,
    상기 제2 접합 영역은 p형 불순물을 주입하여 형성하는 고전압 스위칭 소자의 제조 방법.
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