CN101026167A - Eeprom - Google Patents
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Abstract
本发明提供了一种具有非易失性存储器单元的EEPROM。该非易失性存储器单元具有：第一阱(11)，其形成在基底(1)中；浮置栅(40)，其通过栅绝缘膜形成在基底(1)上，以与第一阱(11)的第一区域(15)重叠；以及第一和第二扩散层(12、13)，它们形成在第一阱(11)中，以与第一区域(15)接触。通过第一区域(15)与浮置栅(40)之间的栅绝缘膜，将电荷提供至浮置栅(40)。该第一扩散层(12)和第二扩散层(13)具有相反的导电类型，并且这样设置第一扩散层(12)和第二扩散层(13)，使得分别从第一扩散层(12)和第二扩散层(13)提供给浮置栅(40)的电荷的效率彼此相等。
Description
技术领域
本发明涉及一种非易失性存储器，并且特别地涉及一种EEPROM(电可擦除可编程只读存储器)。
背景技术
EEPROM就是一种通常所说的非易失性存储器，其能够电气地对数据进行编程和擦除。“单层多晶硅EEPROM”是这样一种EEPROM，其不具有多层栅而是具有单层栅。在例如下面的专利文献中就公开了这种单层多晶硅EEPROM。
在日本特开专利申请JP-H06-334190中描述的EEPROM具有：形成在P型基底上的NMOS晶体管；形成在P型基底的N阱中的PMOS晶体管；以及单层多晶硅(浮置栅)，其通过栅绝缘膜形成在P型基底上。该单层多晶硅不仅是NMOS晶体管的栅电极，也是PMOS晶体管的栅电极。其上形成有PMOS晶体管的N阱起到控制栅的作用。电荷通过NMOS晶体管的栅绝缘膜被注入到浮置栅中或从浮置栅中被驱逐。
在日本特开专利申请JP-P2000-340773中描述的EEPROM中，在半导体基底的表面部分中形成的N+扩散层起到控制栅的作用。该N+扩散层与半导体基底上形成的单层栅(浮置栅)重叠。该单层栅也与半导体基底中的隧道区重叠，并且电荷从隧道区注入到该单层栅中。此外，该EEPROM具有MOS晶体管，该MOS晶体管使用单层栅作为栅电极。上面提到的隧道区作为该MOS晶体管的一部分源极或漏极。
日本特开专利申请JP-P2001-185633中描述的EEPROM具有：形成在基底中的第一N阱和第二N阱；形成在基底上的单层栅(浮置栅)；以及读取晶体管。该第一N阱和单层栅通过栅绝缘膜相互重叠，以形成第一电容器。该第二N阱和单层栅通过栅绝缘膜相互重叠，以形成第二电容器。在每个第一和第二N阱中都形成有P型扩散层和N型扩散层。该P型扩散层形成在单层栅周围，而N型扩散层形成在远离单层栅的位置。电荷通过位于第一电容器或第二电容器处的栅绝缘膜被注入到单层栅中。
图1说明了美国专利第6788574号中描述的EEPROM。在图1中，通过栅绝缘膜形成在基底上的单层多晶栅(polygate)354(浮置栅360)被耦合电容器308、隧道电容器326以及读取晶体管320共同使用。该耦合电容器308由在基底中形成的单层多晶栅354和N阱334构成。在耦合电容器308的N阱334中形成P型扩散层310和N型扩散层318。形成P型扩散层310和N型扩散层318，使其在N阱334中彼此相邻。另一方面，该隧道电容器326由在基底中形成的单层多晶栅354和N阱334组成。在隧道电容器326的N阱334中形成P型扩散层322和N型扩散层324。形成P型扩散层322和N型扩散层324，使其在N阱334中彼此相邻。电荷通过隧道电容器326的栅绝缘膜被注入到浮置栅360中。
发明内容
本申请的发明人已经首先认识到如下几点。在图1中，被注入到浮置栅360中的电子主要是从隧道电容器326的N+扩散层324中提供的。另一方面，被注入到浮置栅360中的空穴主要是从隧道电容器326的P+扩散层322中提供的。但是，如图1中所示，P+扩散层322相对于隧道区的接触宽度与N+扩散层324相对于隧道区的接触宽度不同，其中在该隧道区中传输电荷。因此，编程时提供空穴供应源的效率与擦除时提供电子的效率不同。这种提供电荷效率的不均衡导致了编程所需时间与擦除所需时间之间的差异。编程时间与擦除时间中的一个变得比另外一个长，这将使EEPROM的编程/擦除特性恶化。
在本发明的一个方面中，提供了一种具有非易失性存储器单元的EEPROM。根据本发明的非易失性存储器单元具有：形成在基底中的第一阱；以及浮置栅，其通过栅绝缘膜形成在该基底上。形成该浮置栅，使其与第一阱中的隧道区重叠。该浮置栅和第一阱形成了隧道电容器，且通过该隧道区与浮置栅之间的栅绝缘膜，相对于浮置栅发生电荷的注入和被驱逐。并且，在第一阱中形成第一扩散层和第二扩散层，以便于与隧道区接触。该第一扩散层和第二扩散层具有相反的导电类型，并且这样设置第一扩散层和第二扩散层，使得分别从第一扩散层和第二扩散层提供给浮置栅的电荷的效率大体上彼此相同。例如，形成该第一扩散层和第二扩散层，以使它们与隧道区的接触长度相同。
在这样构成的EEPROM中，例如，该第一扩散层是作为电子供应源的N+扩散层，而第二扩散层是作为空穴供应源的P+扩散层。该N+扩散层和P+扩散层作为供应源没有远离隧道区，而是配置地与隧道区相接触。因此，提高了编程/擦除时提供空穴/电子的效率。
此外，N+扩散层相对于隧道区的接触宽度基本上与P+扩散层相对于隧道区的接触宽度相同。结果，消除了编程和擦除之间电荷提供效率的不均衡。换句话说，减小了编程时间和擦除时间之间的差异。由于防止了编程时间或擦除时间的急剧增加，因此提升了EEPROM的编程/擦除特性。在单独提供P+扩散层和N+扩散层以使其相对第一区域彼此面对的情况下，可以很容易地使得上面提到的接触宽度彼此相等，而这从制造工艺的角度来看这是优选的。
根据本发明的非易失性存储器单元(EEPROM)，消除了编程和擦除之间电荷提供效率的不均衡，并且减小了编程时间和擦除时间之间的差异。由于防止了编程时间或擦除时间的急剧增加，因此改进了EEPROM的编程/擦除特性。
附图说明
通过下面参照附图的说明，本发明的上述和其他目的、优点以及特征将变得更加清晰，其中：
图1示意性地示出了传统的单层多晶硅EEPROM结构的平面图；
图2示出了根据本发明第一实施例的非易失性存储器单元(EEPROM)的结构的平面图；
图3A示出了沿着图2中线A-A’的结构的截面图；
图3B示出了沿着图2中线B-B’的结构的截面图；
图3C示出了沿着图2中线C-C’的结构的截面图；
图3D示出了沿着图2中线D-D’的结构的截面图；
图4详细地示出了根据本发明的隧道电容器的结构的平面图；
图5示出了根据本发明的隧道电容器的修改例子的平面图；
图6示出了根据第一实施例的数据擦除操作(擦除)的示意图；
图7示出了根据第一实施例的数据编程操作(编程)的示意图；
图8示出了根据本发明第二实施例的非易失性存储器单元(EEPROM)的结构平面图；
图9示出了根据第二实施例的数据编程操作(编程)的示意图；
图10是解释了第二实施例的效果的示意图；以及
图11示出了根据本发明第三实施例的非易失性存储器单元(EEPROM)的结构平面图。
具体实施方式
下面将参照说明性实施例对本发明进行描述。本领域内的技术人员可以认识到，使用本发明的教导能够实现许多可选择实施例，并且本发明并不限于用于说明目的的实施例。
下面将参照附图对根据本发明实施例的非易失性存储器进行描述。根据本发明的非易失性存储器是具有多个非易失性存储器单元的EEPROM。
1.第一实施例
1.1结构和原理
图2示出了根据本发明第一实施例的非易失性存储器单元(EEPROM)的结构平面图。图2中沿着线A-A’、线B-B’、C-C’以及D-D’的截面结构分别在图3A，图3B，图3C以及图3D中示出。
如图2所示，根据本实施例的非易失性存储器单元具有隧道电容器10、读取晶体管20以及阱电容器30。并且，为隧道电容器10、读取晶体管20以及阱电容器30配置了浮置栅40。
参看图2，该隧道电容器10由P阱11和浮置栅40构成。该浮置栅40与P阱11重叠的区域在下文中被称为“隧道区15”。在P阱11中形成N+扩散层12和P+扩散层13，以便于与隧道区15接触。并且，形成触点14，以使其与N+扩散层12和P+扩散层13相连。图3A进一步示出了隧道电容器10的截面结构。在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱11。在该P阱11上通过栅绝缘膜形成浮置栅40。该浮置栅40与P阱11重叠的区域就是上面提到的隧道区15。在P阱11中形成N+扩散层12和P+扩散层13，以便于与隧道区15接触。
再参看图2，读取晶体管20是在P阱21上形成的N沟道MOS晶体管。更具体地，在P阱21中形成作为源极/漏极的N+扩散层22以及用于提供阱电位的P+扩散层23。形成触点24，用于与N+扩散层22以及P+扩散层23相连。图3B进一步示出了读取晶体管20的截面结构。在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱21。在P阱21中形成N+扩散层(源极/漏极)22以及P+扩散层23。在被N+扩散层22夹住的区域上通过栅绝缘膜形成浮置栅40。也就是说，读取晶体管20使用浮置栅40作为栅电极。
再参看图2，阱电容器30由P阱31和浮置栅40构成。该浮置栅40与P阱31重叠的区域在下文中被称为“重叠区35”。在P阱31中形成P+扩散层33，并且形成触点34从而与该P+扩散层33相连。图3C进一步示出了阱电容器30的截面结构。在P型基底1的表面部分的预定区域中形成器件隔离结构3。在P型基底1中形成浮置N阱2，并且在浮置N阱2中形成P阱31。在该P阱31上通过栅绝缘膜形成浮置栅40。
图3D示出了浮置栅40的结构。形成该浮置栅40，使其在P阱11、P阱21以及P阱31上延伸。也就是说，配置该浮置栅40使其相对于隧道电容器10、读取晶体管20以及阱电容器30来说是共用的。优选地，如图3D中所示，该浮置栅40具有单层结构。该单层浮置栅40由例如单层多晶硅构成。该浮置栅40被绝缘膜包围并且与周围电路电气隔离。
该P阱11和P阱31与浮置栅40容性耦合。在本实施例中，阱电容器30的P阱31起到“控制栅”的作用。另一方面，通过P阱11的隧道区15与浮置栅40之间的栅绝缘膜(隧道绝缘膜)，相对于浮置栅40发生电荷的注入以及驱逐。
电荷相对于浮置栅40迁移的原理如下。通过图2中所示的触点14将第一电位施加到隧道电容器10的N+扩散层12和P+扩散层13。此外，通过触点34将第二电位施加到阱电容器30的P+扩散层33。该第二电位与第一电位的相差预定的电位差，这样，在浮置栅40处就会出现对应于预定电位差的电位。
例如，将电位Ve施加到阱电容器30的P+扩散层33，而将地电位GND施加到隧道电容器10的N+扩散层12和P+扩散层13。用C10来表示隧道电容器10的P阱11与浮置栅40之间的电容(栅电容)，而用C30来表示阱电容器30的P阱31与浮置栅40之间的电容。在这种情况下，通过如下等式(1)给出由于容性耦合而在浮置栅40处引发的电位Vg。
Vg＝C30/(C30+C10)*Ve
＝(1/(1+C10/C30))*Ve：等式(1)
在等式(1)中，参数“C10/C30”被称为“电容比”。浮置栅40的电位Vg与地电位GND之间的电位差(电压)被施加到隧道区15中的栅绝缘膜。由于对应于该电压的强电场而出现FN隧道，并且因此电荷通过隧道区15中的栅绝缘膜迁移。设计者可以设置电容比(C10/C30)以及电位Ve，由此可以获得期望的电压值Vg。当将电容比C10/C30设置得比较小时，通过较小的电位Ve就可以得到相同的电压Vg，也就是说可以有效地获得电压Vg。因此优选的就是如图2所示，将隧道区15的面积设计为小于重叠区35的面积(C10＜C30)。
关于由于FN隧道而引起的电荷迁移，隧道电容器10的N+扩散层12起到电子供应源的作用，而隧道电容器10的P+扩散层13起到空穴供应源的作用。图4中示出了N+扩散层12和P+扩散层13的布置的例子。在图4中，形成N+扩散层12和P+扩散层13，以便与隧道区15接触。此外，独立地形成该N+扩散层12和P+扩散层13，以使得它们彼此分开。并且，这样形成该N+扩散层12和P+扩散层13，以使得它们相对隧道区15彼此面对。
另外，根据本实施例，对该N+扩散层12和P+扩散层13进行设计，使得分别从各N+扩散层12和P+扩散层13到浮置栅40的电荷提供(电荷迁移)效率大体上彼此相同。更具体地，N+扩散层12与隧道区15接触的宽度LN被设计为大体上等于P+扩散层13与隧道区15接触的宽度LP。由于接触宽度LN和LP相同，因此提供电子的效率以及提供空穴的效率是均衡的。换句话说，消除了编程操作以及擦除操作之间提供电荷效率的不均衡。因此，减小了编程时间与擦除时间之间的差异。由于防止了编程时间或擦除时间的急剧增加，因此改进了EEPROM的编程/擦除特性。
当N+扩散层12和P+扩散层13与隧道区15接触长度相同时，就能够实现电荷提供效率的均衡。因此，N+扩散层12和P+扩散层13的布置并不限于图4中所示。例如，如图5中所示，该N+扩散层12和P+扩散层13可以与隧道区15的同侧相接触。还有，在这种情况下，接触宽度LN被设计为等于接触宽度LP。需要注意的是，在上面图4的情况下，可以按照自对准方式来形成N+扩散层12和P+扩散层13，其中形成N+扩散层12和P+扩散层13以使得它们相对隧道区15彼此面对。也就是说，在图4中所示的布置的情况下，很容易地使得接触宽度LN与接触宽度LP彼此相等。因此，从制造工艺的角度来看图4中所示的布置是优选的。
除了上述的编程/擦除操作以外，读取操作如下。为了读取存储在非易失性存储器中的数据，对浮置栅40的电位状态进行检测。为了检测浮置栅40的电位状态，需要晶体管。在本实施例中，上面提到的读取晶体管20被用于读取。在这种情况下，单独提供用于编程/擦除操作的隧道电容器10以及用于读取操作的读取晶体管20。因此，施加到栅绝缘膜的应力被分散了，并且因此栅绝缘膜的退化也被抑制了，而这是优选的。
1-2.操作
接下来，将详细地描述根据本实施例的非易失性存储器单元的数据编程/擦除/读取操作。
在擦除操作中，电子被注入到浮置栅40中。图6示出了在擦除操作时非易失性存储器单元的状态的例子。在图6中，按照如下方式来描述浮置栅40，使隧道电容器10的栅电极40a与阱电容器30的栅电极40b彼此分开。该栅电极40a和栅电极40b彼此电气连接，并且它们的电位Vg相同。
可以适当地设计施加到N+扩散层12、P+扩散层13、以及P+扩散层33的电位。例如，如图6中所示，将正擦除电位Ve施加到阱电容器30的P+扩散层33。另一方面，将地电位GND施加到隧道电容器10的N+扩散层12和P+扩散层13。结果，在浮置栅40上引发了特定电位Vg。在这种情况下，大量的电子聚集在隧道电容器10的P阱11的表面部分中，从而形成了反转层LI。另一方面，大量空穴聚集在阱电容器30的P阱31的表面部分中，从而形成了积累层LA。对应于电位差Vg的电场被施加到隧道区15的栅绝缘膜，并且从而将电子注入到浮置栅40中。
另一方面，在编程操作中空穴被注入到浮置栅40中。按照与图6类似的方式，图7示出了在编程操作时非易失性存储器单元的状态的例子。可以适当地设计施加到N+扩散层12、P+扩散层13和P+扩散层33的电位。例如，如图7中所示，将负编程电位Vp施加到阱电容器30的P+扩散层33。另一方面，将地电位GND施加到隧道电容器10的N+扩散层12和P+扩散层13。结果，在浮置栅40处引发了某一电位Vg。在这种情况下，大量空穴聚集在隧道电容器10的P阱11的表面部分中，从而形成积累层LA。另一方面，大量电子聚集在阱电容器30的P阱31的表面部分中，从而形成反转层LI。相应于电位差Vg的电场被施加到隧道区15的栅绝缘膜，并且因此空穴被注入到浮置栅40中。
通过这种方式，在图6的情况下，电子被注入到浮置栅40中。而在图7的情况下，空穴被注入到浮置栅40中。如上所述，作为电子供应源的N+扩散层12以及作为空穴供应源的P+扩散层13与该隧道区15接触的长度大体上相同。结果，编程操作以及擦除操作中的电荷提供效率大体上彼此相同。消除了编程操作以及擦除操作之间电荷提供效率的不均衡，并且减小了编程时间与擦除时间之间的差异。由于防止了编程时间或擦除时间的急剧增加，因此提升了EEPROM的编程/擦除特性。
通过使用读取晶体管20，根据公知的方法来读取存储在非易失性存储单元中的数据。也就是说，通过检测该读取晶体管20是否导通，就可以检测到读取晶体管20的阈值电压，即，对应于存储数据的浮置栅40的电位状态。根据本实施例，与电容器10和30分开地提供用于读取操作的读取晶体管20。因此，分散了施加在栅绝缘膜栅上的应力，并且因此抑制了栅绝缘膜的退化，而这是优选的。
1-3.效果
根据本实施例，P阱11中的N+扩散层12以及P+扩散层13被布置为与隧道区15接触。通过该布置可以获得如下效果。在基于FN隧道电流的EEPROM的情况下，通过使用几十到几百pA的微电流来进行一般地编程/擦除操作。因此从性能的角度考虑，希望该电阻被设计为尽可能的小。如果阱触点(P+扩散层)位于远离隧道区15的地方，则该阱的寄生电阻就会增加。但是，根据本实施例，阱触点(P+扩散层13)接近于隧道区15。因此，防止了该阱的寄生电阻的影响。
此外，根据本实施例，N+扩散层12起到电子供应源的作用，并且P+扩散层13起到空穴供应源的作用。该N+扩散层12以及P+扩散层13并没有位于远离隧道区15的位置，而是与隧道区15接触。因此，在编程/擦除操作中相对于隧道区15的电荷提供变得更高效。
并且，根据本实施例，N+扩散层12以及P+扩散层13被设计为使得从N+扩散层12和P+扩散层13到浮置栅40的电荷提供效率大体上彼此相同。特别地，N+扩散层12与隧道区15的接触宽度LN大体上等于P+扩散层13与隧道区15的接触宽度LP。由于接触宽度LN与接触宽度LP相同，因此电子提供效率与空穴提供效率是均衡的。换句话说，消除了编程操作以及擦除操作之间电荷提供效率的不均衡。
因此，减小了编程时间与擦除时间之间的差异。由于防止了编程时间或擦除时间的急剧增加，因此提升了EEPROM的编程/擦除特性。
2.第二实施例
图8示出了根据本发明第二实施例的非易失性存储器单元(EEPROM)的结构平面图。在图8中，对于与第一实施例中描述的相同的部件被给予了相同的参考数字，并且将适当地省略重复的描述。根据第二实施例的非易失性存储器单元具有隧道电容器10，读取晶体管20以及阱电容器30’。隧道电容器10的结构与第一实施例中的相同。因此，能够获得与第一实施例相同的效果。
在本实施例中，不仅P+扩散层33而且N+扩散层32都形成在阱电容器30’的P阱31中。形成该N+扩散层32和P+扩散层33，使其与重叠区35接触，其中浮置栅40与P阱31在该重叠区35重叠。
图9是与第一实施例中的图7相对应的图，并且示出了编程操作时非易失性存储器单元的情况的例子。在编程操作时，负编程电位Vp被施加到阱电容器30’的N+扩散层32和P+扩散层33。另一方面，地电位GND被施加到隧道电容器10的N+扩散层12和P+扩散层13。结果，在浮置栅40处出现了特定电位Vg。在这种情况下，与N型半导体类似，大量电子聚集在阱电容器30’的P阱31的表面部分中，从而形成反转层LI。相应于电位差Vg的电场被施加到隧道区15的栅绝缘膜，并且因此空穴被注入到浮置栅40中。
为了说明第二实施例的效果，我们对图7中所示的情况(第一实施例)与图9中所示的情况(第二实施例)进行比较。该比较在图10中示出。在图10中，用C10表示隧道电容器10的栅电容，而用C30表示阱电容器30(30’)的栅电容。在这种情况下，参照上面提到的等式(1)，通过下面的等式(2)给出了浮置栅40的电位Vg：
Vg＝(1/(1+C10/C30))*Vp：等式(2)
但是，在第一实施例的情况下，重叠区35中反转层LI的负电荷(-)导致有效栅电容C30的变化。结果，在浮置栅40处出现的电位Vg偏离了期望值。这意味着施加到隧道电容器10的栅绝缘膜的电位差Vg偏离了期望值(设计值)。该电位差Vg与设计值之间的偏离导致了存储器单元的编程/擦除特性的变化，并由此降低了存储器的可靠性。
另一方面，在第二实施例的情况下，在P阱31中形成N+扩散层32和P+扩散层33，并且编程电位Vp被施加到该N+扩散层32和P+扩散层33。另外，该N+扩散层32和P+扩散层33与重叠区35接触。在这种情况下，在重叠区35中形成的反转层LI(N型半导体)直接与相邻的N+扩散层32相连，且因此这些层彼此电气相连。结果，反转层LI的电位被固定为编程电位Vp。由于该反转层LI的电位是固定的，因此可以防止由于反转层LI的负电荷(-)而引起的有效栅电容C30的变化。
应该注意的是，在图10中描述了反转层LI的情况，并且相同的情况也适用于积累层LA的情况。在重叠区35中形成积累层LA的情况下，积累层LA与相邻的P+扩散层33电气地连接。结果，积累层LA的电位被固定为预定电位。由于该积累层LA的电位是固定的，因此可以防止由于积累层LA的正电荷(+)而引起的有效栅电容C30的变化。在P阱31中同时配置N+扩散层32和P+扩散层33的原因就是为了同时支持反转层LI的情况以及积累层LA的情况。
根据本实施例，如上所述，提供了具有相反导电类型的N+扩散层32和P+扩散层33，使其与阱电容器30’的重叠区35接触。因此，无论是积累层LA形成在重叠区35中还是反转层LI形成在重叠区35中，积累层LA或反转层LI的电位都被固定在预定电位上。结果，就可以防止由于积累层LA的正电荷(+)或者反转层LI的负电荷(-)而引起的有效栅电容C30的变化。因此，防止了施加到隧道区15的栅绝缘膜的电位差Vg偏离设计值。由于生成了与设计值相同的电位差，因此可以防止存储器单元的编程/擦除特性的变化，并且由此提升了存储器的可靠性。
需要注意的是，在第一和第二实施例中，N+扩散层12和P+扩散层13都与隧道电容器10的隧道区15接触。因此，在第一和第二实施例中都防止了隧道电容器10的有效栅电容C10的变化。可以说，根据第二实施例不仅可以防止遂道电容器10的栅电容C10的变化，也可以防止阱电容器30的栅电容C30的变化。
3.第三实施例
图11示出了根据本发明第三实施例的非易失性存储器单元(EEPROM)的结构平面图。在图11中，与第一实施例中描述的相同的部件被给予了相同的参考数字，并且将适当地省略重复的描述。根据第三实施例的非易失性存储器单元具有两个元件：隧道电容器10和读取晶体管20。与前面的实施例相比，省略掉了阱电容器30。
在本实施例中，读取晶体管20起到了第一实施例中阱电容器30的作用。也就是说，该读取晶体管20不仅在读取操作中使用，而且在编程/擦除操作中也使用了读取晶体管20。在编程/擦除操作中，将第一电位施加到隧道电容器10的N+扩散层12和P+扩散层13。并且，将第二电位通过触点24施加到读取晶体管20的源极/漏极22以及P阱21。该第二电位与第一电位相差预定电位差，并且这样，在浮置栅40上就会引发对应于该预定电位差的电位。接着，通过隧道区15的栅绝缘膜，电荷被注入到浮置栅40中或者从浮置栅40中被驱逐。
该隧道电容器10的结构与第一实施例的隧道电容器相同。因此，能够获得与第一实施例相同的效果。并且，根据第三实施例，与在前述各实施例中的3个元件结构的情况相比，能够获得减小存储器单元面积的额外效果。
显而易见的是，本发明并不仅限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以对其进行修改和改变。
Claims (10)
1.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
第一阱，其形成在基底中；
浮置栅，其通过栅绝缘膜形成在所述基底上，从而与所述第一阱的第一区域重叠；以及
第一和第二扩散层，其形成在所述第一阱中，以与所述第一区域接触，
其中通过所述第一区域与所述浮置栅之间的所述栅绝缘膜，电荷相对于所述浮置栅发生注入和驱逐，
其中所述第一扩散层和所述第二扩散层具有相反的导电类型，并且与所述第一区域接触的长度相同。
2.根据权利要求1的EEPROM，
其中形成所述第一扩散层和所述第二扩散层，使它们彼此分离。
3.根据权利要求2的EEPROM，
其中形成所述第一扩散层和所述第二扩散层，使它们相对所述第一区域相互面对。
4.根据权利要求1的EEPROM，
其中所述非易失性存储器单元进一步包括晶体管，该晶体管的栅电极是所述浮置栅，
其中在数据读取中，通过使用所述晶体管来检测所述浮置栅的电位状态。
5.根据权利要求4的EEPROM，
其中在数据编程和擦除中，将第一电位施加到所述第一阱，并且将与所述第一电位相差预定电位差的第二电位施加到所述晶体管的扩散层。
6.根据权利要求1至5中任何一个的EEPROM，
其中所述非易失性存储器单元进一步包括第二阱，该第二阱形成在所述基底中并且与所述浮置栅容性耦合，
其中在数据编程和擦除中，将第一电位施加到所述第一阱，并且将与所述第一电位相差预定电位差的第二电位施加到所述第二阱。
7.根据权利要求6的EEPROM，
其中所述第二阱与所述浮置栅之间的电容大于所述第一阱与所述浮置栅之间的电容。
8.根据权利要求6的EEPROM，
其中所述非易失性存储器单元进一步包括形成在所述第二阱中的第三和第四扩散层，
其中所述浮置栅与所述第二阱的第二区域重叠，所述第三扩散层和所述第四扩散层具有相反的导电类型，并与所述第二区域相接触地形成。
9.根据权利要求1的EEPROM，
其中所述浮置栅由单层多晶硅构成。
10.一种具有非易失性存储器单元的EEPROM，所述非易失性存储器单元包括：
第一阱，其形成在基底中；
浮置栅，其通过栅绝缘膜形成在所述基底上，以与所述第一阱的第一区域重叠；以及
第一和第二扩散层，它们形成在所述第一阱中，以与所述第一区域接触，
其中通过所述第一区域与所述浮置栅之间的所述栅绝缘膜将电荷提供至所述浮置栅，
其中所述第一扩散层和所述第二扩散层具有相反的导电类型，并这样配置所述第一扩散层和所述第二扩散层，以使得分别从所述第一扩散层和所述第二扩散层提供给所述浮置栅的所述电荷的效率彼此相等。
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