JP2957615B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2957615B2 JP2957615B2 JP1308005A JP30800589A JP2957615B2 JP 2957615 B2 JP2957615 B2 JP 2957615B2 JP 1308005 A JP1308005 A JP 1308005A JP 30800589 A JP30800589 A JP 30800589A JP 2957615 B2 JP2957615 B2 JP 2957615B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読出しを高速に行うことができる不揮発
性半導体記憶装置に関するものである。
性半導体記憶装置に関するものである。
第４図は従来の不揮発性半導体記憶装置の１つであ
る、MNOS構造のFET（以下、「MNOSFET」という。）のMN
OSキャパシタ部を示す断面図である。同図に示すよう
に、Ｐ型の半導体基板１上に、膜厚がトンネリング可能
なW0XのSiO2膜２が形成され、このSiO2膜２上に、膜厚
がWNのSi3N4膜３が形成されている。このSi3N4膜３上に
Al等の金属から成るゲート電極４が形成されている。
る、MNOS構造のFET（以下、「MNOSFET」という。）のMN
OSキャパシタ部を示す断面図である。同図に示すよう
に、Ｐ型の半導体基板１上に、膜厚がトンネリング可能
なW0XのSiO2膜２が形成され、このSiO2膜２上に、膜厚
がWNのSi3N4膜３が形成されている。このSi3N4膜３上に
Al等の金属から成るゲート電極４が形成されている。
このような構成において、ゲート電極４に正の高電圧
VMGを与えると、後述するトンネリングが起こり、不揮
発な書込みが行われる。なお、第４図において、EN,E0X
は高電圧VMGをゲート電極４に印加した場合にSi3N4膜3,
SiO2膜２中にそれぞれ生じる電界であり、破線は空欠層
の伸びを示している。このような構成のMNOSキャパシタ
における、半導体基板１とSiO2膜２との界面の表面電位
を考慮した電荷注入理論が、“IEE PROCEEDINGS.Vol.13
3 pt.1.No.I pp6−12"のH.Yamasaki他の論文「Analysis
of optical writing mode in solid−state imaging d
evices with inherent MNOS memory」に記載されてい
る。
VMGを与えると、後述するトンネリングが起こり、不揮
発な書込みが行われる。なお、第４図において、EN,E0X
は高電圧VMGをゲート電極４に印加した場合にSi3N4膜3,
SiO2膜２中にそれぞれ生じる電界であり、破線は空欠層
の伸びを示している。このような構成のMNOSキャパシタ
における、半導体基板１とSiO2膜２との界面の表面電位
を考慮した電荷注入理論が、“IEE PROCEEDINGS.Vol.13
3 pt.1.No.I pp6−12"のH.Yamasaki他の論文「Analysis
of optical writing mode in solid−state imaging d
evices with inherent MNOS memory」に記載されてい
る。
第５図（ａ），（ｂ）はそれぞれ上記論文に開示され
たトンネリングを示すバンド図であり、同図（ａ）が修
正Fowler−Nordheimトンネリング（以下、「修正Ｆ−Ｎ
トンネリング」という。）を示すバンド図であり、同図
（ｂ）が直接的なband to bandトンネリング（以下、
「直接トンネリング」という。）を示すバンド図であ
る。同図（ａ），（ｂ）において、φ1,φ２はそれぞれ
半導体基板1,Si3N4膜３により決定する固有の値であ
り、V0XはSiO2膜２の表面から裏面にかけてかかる電位
（＝E0X・W0X）である。また、φＢは φＢ≡φ１−φ２−V0X …（１） で定義される指標である。
たトンネリングを示すバンド図であり、同図（ａ）が修
正Fowler−Nordheimトンネリング（以下、「修正Ｆ−Ｎ
トンネリング」という。）を示すバンド図であり、同図
（ｂ）が直接的なband to bandトンネリング（以下、
「直接トンネリング」という。）を示すバンド図であ
る。同図（ａ），（ｂ）において、φ1,φ２はそれぞれ
半導体基板1,Si3N4膜３により決定する固有の値であ
り、V0XはSiO2膜２の表面から裏面にかけてかかる電位
（＝E0X・W0X）である。また、φＢは φＢ≡φ１−φ２−V0X …（１） で定義される指標である。
指標φＢ＞０となる場合、第５図（ａ）で示すよう
な、修正Ｆ−Ｎトンネリングが起こり、半導体基板１中
の電子がSiO2膜２を介してSi3N4膜３の伝導帯に注入さ
れる。この場合のトンネル電流密度J0Xは次の（２）式
で表わされる。
な、修正Ｆ−Ｎトンネリングが起こり、半導体基板１中
の電子がSiO2膜２を介してSi3N4膜３の伝導帯に注入さ
れる。この場合のトンネル電流密度J0Xは次の（２）式
で表わされる。
J0X＝CFN・（E0X）２・P0X・PN …（２） なお、（２）式において、CFNはＦ−Ｎトンネリング
の特性定数、P0XはSiO2膜２を通過する電子のトンネル
確率、PNはSi3N4膜３を通過する電子のトンネル確率で
ある。
の特性定数、P0XはSiO2膜２を通過する電子のトンネル
確率、PNはSi3N4膜３を通過する電子のトンネル確率で
ある。
一方、指標φＢ≦０の場合、第５図（ｂ）で示すよう
な直接トンネリングが起こり、半導体基板１中の電子が
SiO2膜２をトンネルしてSi3N4膜３の伝導体に注入され
る。
な直接トンネリングが起こり、半導体基板１中の電子が
SiO2膜２をトンネルしてSi3N4膜３の伝導体に注入され
る。
上記したトンネリングにより、Si3N4膜３中に注入さ
れた電子はSi3N4膜３にかかる電界ENによりドリフト運
動を起こし、Si3N4膜３中にトラップされる。このSi3N4
膜３中のトラップ電荷によりゲード電極４をゲートとし
たMNOSFETの閾値電圧が高くなる。
れた電子はSi3N4膜３にかかる電界ENによりドリフト運
動を起こし、Si3N4膜３中にトラップされる。このSi3N4
膜３中のトラップ電荷によりゲード電極４をゲートとし
たMNOSFETの閾値電圧が高くなる。
このように、ゲート電極４に正の高電圧VMGを印加
し、トンネリングによってMNOSFETの閾値電圧を高く設
定することにより書込みが行われる。一方、消去は負の
高電圧をゲート電極４に印加し、Si3N4膜３中にトラッ
プされた電子を半導体基板１にディトラッピングさせ、
閾値電圧を下げることにより行われる。
し、トンネリングによってMNOSFETの閾値電圧を高く設
定することにより書込みが行われる。一方、消去は負の
高電圧をゲート電極４に印加し、Si3N4膜３中にトラッ
プされた電子を半導体基板１にディトラッピングさせ、
閾値電圧を下げることにより行われる。
上記した書込み，消去によりMNOSFETの閾値電圧はそ
れぞれVTH1,VTH2（VTH1＞VTH2）に設定されることにな
る。したがって、読出しは、 VTH2＜VR＜VTH1 を満足する読出し電圧VRをゲート電極４に与え、MNOSFE
Tのオン，オフに基づき変化するドレイン電流等を検出
することにより行われる。
れぞれVTH1,VTH2（VTH1＞VTH2）に設定されることにな
る。したがって、読出しは、 VTH2＜VR＜VTH1 を満足する読出し電圧VRをゲート電極４に与え、MNOSFE
Tのオン，オフに基づき変化するドレイン電流等を検出
することにより行われる。
従来のMNOSFETは以上のように構成されており、基本
的にはMOSFETと同じ構造であるため、MOSFET同様、微細
化する際に、ホットエレクトロンの発生，バンチスルー
現象の誘発等の短チャネル効果が生じるという問題点が
あった。
的にはMOSFETと同じ構造であるため、MOSFET同様、微細
化する際に、ホットエレクトロンの発生，バンチスルー
現象の誘発等の短チャネル効果が生じるという問題点が
あった。
また、MNOSFETのスイッチング動作は、さ程高速でな
いため、高速な読出し動作を実現することはできなかっ
た。
いため、高速な読出し動作を実現することはできなかっ
た。
スイッチング動作が高速で、短チャネル効果が生じな
いMOSFETとして、“IEEE International Electron Devi
ces Meeting,Digest of Technical Papers,pp402−405"
のE.TAKEDA氏他の論文「A band to band tunneling MOS
device」に記載されたバンド間トンネリングMOSFET
（以下、「B2T−MOSFET」という。）がある。
いMOSFETとして、“IEEE International Electron Devi
ces Meeting,Digest of Technical Papers,pp402−405"
のE.TAKEDA氏他の論文「A band to band tunneling MOS
device」に記載されたバンド間トンネリングMOSFET
（以下、「B2T−MOSFET」という。）がある。
第６図はB2T−MOSFETの断面図である。同図に示すよ
うにP-基板10表面にP+ドレイン領域11とN+ソース領域12
とがそれぞれ形成されている。このP+ドレイン領域11の
中心部上からN+ソース領域12の端部上にかけて膜厚が10
〜15nmの酸化膜13が形成され、この酸化膜13上にゲート
電極14が形成されている。また、P+ドレイン領域11,ゲ
ート電極14及びN+ソース領域12はそれぞれドレイン端子
15,ゲート端子16及びソース端子17に接続されている。
うにP-基板10表面にP+ドレイン領域11とN+ソース領域12
とがそれぞれ形成されている。このP+ドレイン領域11の
中心部上からN+ソース領域12の端部上にかけて膜厚が10
〜15nmの酸化膜13が形成され、この酸化膜13上にゲート
電極14が形成されている。また、P+ドレイン領域11,ゲ
ート電極14及びN+ソース領域12はそれぞれドレイン端子
15,ゲート端子16及びソース端子17に接続されている。
なお、第６図において、L0Vはゲート電極14とP+ドレ
イン領域11との重複した領域（以下、「ゲート，ドレイ
ンオーバラップ領域」という。）の長さ（以下、「ゲー
ト，ドレインオーバラップ長」という。）であり、LSP
はP+ドレイン領域11とn+ソース領域12との間の長さ（以
下、「ドレイン，ソース間長」という。）である。
イン領域11との重複した領域（以下、「ゲート，ドレイ
ンオーバラップ領域」という。）の長さ（以下、「ゲー
ト，ドレインオーバラップ長」という。）であり、LSP
はP+ドレイン領域11とn+ソース領域12との間の長さ（以
下、「ドレイン，ソース間長」という。）である。
このような構成において、ドレイン端子15,ソース端
子17にソース側が高電圧になるようにそれぞれ電圧を印
加し、ゲート端子16を介してゲート電極14に正の電圧を
印加すると、P+ドレイン領域11とN+ソース領域12との間
のP-基板10表面に深い空乏領域10aが形成されるととも
に、ゲート，ドレインオーバラップ領域にあるP+ドレイ
ン領域11の表面領域11aにおいて、第７図のバンド図に
示すように、バンド間トンネリングが生じ、電子（elec
tron），正孔（hole）がそれぞれ伝導帯，価電子帯に発
生する。そして、電子が空間電荷伝導により、空乏領域
10aを介してN+ソース領域12に流入し、正孔がP+ドレイ
ン領域11に流入することにより、次の（３）式に示す電
流Itが流れる。
子17にソース側が高電圧になるようにそれぞれ電圧を印
加し、ゲート端子16を介してゲート電極14に正の電圧を
印加すると、P+ドレイン領域11とN+ソース領域12との間
のP-基板10表面に深い空乏領域10aが形成されるととも
に、ゲート，ドレインオーバラップ領域にあるP+ドレイ
ン領域11の表面領域11aにおいて、第７図のバンド図に
示すように、バンド間トンネリングが生じ、電子（elec
tron），正孔（hole）がそれぞれ伝導帯，価電子帯に発
生する。そして、電子が空間電荷伝導により、空乏領域
10aを介してN+ソース領域12に流入し、正孔がP+ドレイ
ン領域11に流入することにより、次の（３）式に示す電
流Itが流れる。
It＝ｑ・Nt・μeff・Ｅ …（３） なお、（３）式において、Ntは正孔−電子対の数、ｑ
は電荷素量、μeffはドレイン，ソース間長LSPにより決
定される空乏領域10aの実効的な移動度、Ｅはゲート，
ドレインオーバラップ領域における酸化膜13にかかる電
界強度である。
は電荷素量、μeffはドレイン，ソース間長LSPにより決
定される空乏領域10aの実効的な移動度、Ｅはゲート，
ドレインオーバラップ領域における酸化膜13にかかる電
界強度である。
上記したようにB2T−MOSFETは２つのキャリアの移動
により電流が流れるため、高速スイッチング動作が可能
となる。また、ドレイン，ソースの導電形式が異なって
いるため、ドレイン，ソース間にP+N+ポテンシャル障壁
が生じるため、ドレイン，ソース間長Lspを0.1μｍ以下
にする等の微細化しても短チャネル効果は生じない。し
かしながら、上記B2T−MOSFETは不揮発な記憶を行うこ
とができない。
により電流が流れるため、高速スイッチング動作が可能
となる。また、ドレイン，ソースの導電形式が異なって
いるため、ドレイン，ソース間にP+N+ポテンシャル障壁
が生じるため、ドレイン，ソース間長Lspを0.1μｍ以下
にする等の微細化しても短チャネル効果は生じない。し
かしながら、上記B2T−MOSFETは不揮発な記憶を行うこ
とができない。
この発明は上記のような問題点を解決するためになさ
れたもので、読出し動作が高速に行え、微細化しても短
チャネル効果が生じない不揮発性半導体記憶装置を得る
ことを目的とする。
れたもので、読出し動作が高速に行え、微細化しても短
チャネル効果が生じない不揮発性半導体記憶装置を得る
ことを目的とする。
この発明にかかる不揮発性半導体記憶装置は、第１の
導電型の半導体基板と、前記半導体基板表面に選択的に
形成された第１の導電型のドレイン領域と、前記半導体
基板表面に選択的に形成された第２の導電型のソース領
域と、前記ドレイン領域上から前記ソース領域の端部上
にかけて形成された、トンネリングが可能な膜厚の絶縁
膜と、前記絶縁膜上に形成された、キャリアをトラップ
することにより不揮発な情報の記憶を行う不揮発情報記
憶層と、前記不揮発情報記憶層上に形成されたゲート電
極とを備え、前記ゲート電極が前記ドレイン領域と平面
的に重複する第１の重複領域は、前記ゲート電極が前記
ソース領域と平面的に重複する第２の重複領域より大き
く、しかも所定の条件で前記ドレイン領域、前記ソース
領域及び前記ゲート電極に電圧を印加した際、前記第１
の重複領域にある前記ドレイン領域の表面領域において
バンド間トンネリングが生じる程度の大きさを有してい
る。
導電型の半導体基板と、前記半導体基板表面に選択的に
形成された第１の導電型のドレイン領域と、前記半導体
基板表面に選択的に形成された第２の導電型のソース領
域と、前記ドレイン領域上から前記ソース領域の端部上
にかけて形成された、トンネリングが可能な膜厚の絶縁
膜と、前記絶縁膜上に形成された、キャリアをトラップ
することにより不揮発な情報の記憶を行う不揮発情報記
憶層と、前記不揮発情報記憶層上に形成されたゲート電
極とを備え、前記ゲート電極が前記ドレイン領域と平面
的に重複する第１の重複領域は、前記ゲート電極が前記
ソース領域と平面的に重複する第２の重複領域より大き
く、しかも所定の条件で前記ドレイン領域、前記ソース
領域及び前記ゲート電極に電圧を印加した際、前記第１
の重複領域にある前記ドレイン領域の表面領域において
バンド間トンネリングが生じる程度の大きさを有してい
る。
この発明においては、書込みは、ゲート電極に所定の
高電圧を与え、ゲート電極直下のドレイン領域の表面部
にバンド間トンネリングを生じさせ、さらに、バンド間
トンネリングにより発生した電子を、絶縁膜中にトンネ
リングさせ不揮発正情報記憶層中にトラップさせること
により行える。
高電圧を与え、ゲート電極直下のドレイン領域の表面部
にバンド間トンネリングを生じさせ、さらに、バンド間
トンネリングにより発生した電子を、絶縁膜中にトンネ
リングさせ不揮発正情報記憶層中にトラップさせること
により行える。
一方、読出しは、ゲート電極に所定の読出し電圧を与
え、ゲート電極直下のドレイン領域の表面部にバンド間
トンネリングが生じることによりオンするか否かを検出
することにより行える。
え、ゲート電極直下のドレイン領域の表面部にバンド間
トンネリングが生じることによりオンするか否かを検出
することにより行える。
〔実施例〕 第１図はこの発明の一実施例であるMNOSFETを示す断
面図である。同図に示すように、P-基板20表面にP+ドレ
イン領域21とN+ソース領域22とがそれぞれ形成されてい
る。このP+ドレイン領域21の中心部上からN+ソース領域
22の端部上にかけて膜厚が70〜100Åのトンネリングが
可能なSiO2間23が形成されている。このSiO2膜23上にSi
3N4膜24が形成され、Si3N4膜24上にゲート電極25が形成
されている。また、P+ドレイン領域21,ゲート電極25及
びN+ソース領域22上にはそれぞれドレイン端子26,ゲー
ト端子27及びソース端子28が接続されている。なお、L
0V,LSPは従来例でも述べたように、それぞれゲート，ド
レインオーバラップ長，ドレイン，ソース間長を示して
いる。
面図である。同図に示すように、P-基板20表面にP+ドレ
イン領域21とN+ソース領域22とがそれぞれ形成されてい
る。このP+ドレイン領域21の中心部上からN+ソース領域
22の端部上にかけて膜厚が70〜100Åのトンネリングが
可能なSiO2間23が形成されている。このSiO2膜23上にSi
3N4膜24が形成され、Si3N4膜24上にゲート電極25が形成
されている。また、P+ドレイン領域21,ゲート電極25及
びN+ソース領域22上にはそれぞれドレイン端子26,ゲー
ト端子27及びソース端子28が接続されている。なお、L
0V,LSPは従来例でも述べたように、それぞれゲート，ド
レインオーバラップ長，ドレイン，ソース間長を示して
いる。
このような構成において、不揮発な書込みは以下のよ
うにして行われる。ソース側をドレイン側より高電位に
した状態で、ゲート電極25に所定の正の高電圧を印加す
ると、P+ドレイン21とN+ソース領域22間のP-基板20表面
に深い空乏領域20aが形成される。そして、ゲート電極2
5直下にあるP+ドレイン領域21の表面領域21aにおいて、
バンド間トンネリングが起こり、電子，正孔対がそれぞ
れ伝導帯と価電子帯に発生し（以下、この現象を「水平
トンネリング」という。）、その後、電子は空間電荷伝
導により空乏領域20aを介してN+ソース領域22に流入
し、正孔はP+ドレイン領域21に向って流れ出す。
うにして行われる。ソース側をドレイン側より高電位に
した状態で、ゲート電極25に所定の正の高電圧を印加す
ると、P+ドレイン21とN+ソース領域22間のP-基板20表面
に深い空乏領域20aが形成される。そして、ゲート電極2
5直下にあるP+ドレイン領域21の表面領域21aにおいて、
バンド間トンネリングが起こり、電子，正孔対がそれぞ
れ伝導帯と価電子帯に発生し（以下、この現象を「水平
トンネリング」という。）、その後、電子は空間電荷伝
導により空乏領域20aを介してN+ソース領域22に流入
し、正孔はP+ドレイン領域21に向って流れ出す。
この時、書込み電圧が高電圧であり、ゲート酸化膜23
にかかる電界強度が十分高いため、ゲート酸化膜23にト
ンネリングが生じ、N+ソース領域22に向かって走行中の
電子は、ゲート酸化膜23中をトンネリングし、Si3N4膜2
4中にトラップされる（以下、この現象を「垂直トンネ
リング」という。）。このSi3N4膜24中のトラップ電荷
によりMNOSFETの閾値電圧がVth1に上昇する。
にかかる電界強度が十分高いため、ゲート酸化膜23にト
ンネリングが生じ、N+ソース領域22に向かって走行中の
電子は、ゲート酸化膜23中をトンネリングし、Si3N4膜2
4中にトラップされる（以下、この現象を「垂直トンネ
リング」という。）。このSi3N4膜24中のトラップ電荷
によりMNOSFETの閾値電圧がVth1に上昇する。
第２図は、上記した水平トンネリングと垂直トンネリ
ングを示したバンド図である。同図（ａ）は垂直トンネ
リングが修正Ｆ−Ｎトンネリングの場合、同図（ｂ）は
垂直トンネリングが直接トンネリングの場合を示してい
る。第２図において、T1が水平トンネリングを、T2が垂
直トンネリングを示している。また、φ11,φ12はそれ
ぞれP+ドレイン領域21,Si3N4膜24により決定する固有の
値であり、V0X′はSiO2膜23の表面から裏面にかけてか
かる電位である。
ングを示したバンド図である。同図（ａ）は垂直トンネ
リングが修正Ｆ−Ｎトンネリングの場合、同図（ｂ）は
垂直トンネリングが直接トンネリングの場合を示してい
る。第２図において、T1が水平トンネリングを、T2が垂
直トンネリングを示している。また、φ11,φ12はそれ
ぞれP+ドレイン領域21,Si3N4膜24により決定する固有の
値であり、V0X′はSiO2膜23の表面から裏面にかけてか
かる電位である。
また、φＢ′は φＢ′≡φ11−φ12−V0X′ …（４） で定義される指標である。
第２図に示すように、指標φＢ′＞０となる場合に垂
直トンネリングとして修正Ｆ−Ｎトンネリングが起こ
り、φＢ′≦０となる場合に、垂直トンネリングとして
直接トンネリングが起こる。
直トンネリングとして修正Ｆ−Ｎトンネリングが起こ
り、φＢ′≦０となる場合に、垂直トンネリングとして
直接トンネリングが起こる。
一方、消去は負の高電圧をゲート電極25に印加し、Si
3N4膜24中にトラップされた電子を、P-基板20方向にデ
ィトラッピングさせることにより行われる。上記した書
込み，消去によりMNOSFETと閾値電圧（水平トンネリン
グが生じる電圧）はそれぞれVth1,Vth2（Vth1＞Vth2）
に設定されることになる。
3N4膜24中にトラップされた電子を、P-基板20方向にデ
ィトラッピングさせることにより行われる。上記した書
込み，消去によりMNOSFETと閾値電圧（水平トンネリン
グが生じる電圧）はそれぞれVth1,Vth2（Vth1＞Vth2）
に設定されることになる。
また、読出し動作は、 Vth2＜VR＜Vth1 を満足し、かつ垂直トンネリングが生じない程度の読出
し電圧VRをゲート電極25に与え、水平トンネリングが生
じることによりMNOSFETがオンするか、オフするかを、
ドレイン電流を検出する等により行われる。
し電圧VRをゲート電極25に与え、水平トンネリングが生
じることによりMNOSFETがオンするか、オフするかを、
ドレイン電流を検出する等により行われる。
上記したように、この実施例のMNOSFETは、水平トン
ネリングが生じると２つのキャリアの移動により電流が
流れるため、高速スイッチング動作が可能となる。従っ
て、読出し時のスイッチング動作が高速になるまで、高
速に読出しを行うことができる。また、ドレイン，ソー
スの導電形式が異なっているため、ドレイン，ソース間
にP+N+ポテンシャル障壁が生じるため、ドレイン，ソー
ス間長LSPを0.1μｍ以下にする等の微細化を行っても短
チャネル効果は生じない。
ネリングが生じると２つのキャリアの移動により電流が
流れるため、高速スイッチング動作が可能となる。従っ
て、読出し時のスイッチング動作が高速になるまで、高
速に読出しを行うことができる。また、ドレイン，ソー
スの導電形式が異なっているため、ドレイン，ソース間
にP+N+ポテンシャル障壁が生じるため、ドレイン，ソー
ス間長LSPを0.1μｍ以下にする等の微細化を行っても短
チャネル効果は生じない。
第３図は、この発明の他の実施例であるフローティン
グゲート型MOSFETを示す断面図である。同図において、
P-基板30表面にP+ドレイン領域31とN+ソース領域32とが
それぞれ形成されている。このP+ドレイン領域31の中心
部上からN+ソース領域32の端部上にかけて、トンネリン
グが可能な薄い膜厚の酸化膜33が形成されている。この
酸化膜33上にポリシリコン等から成るフローティングゲ
ート34が形成され、こフローティングゲート34上に酸化
膜35を介してコントロールゲート電極36が形成されてい
る。また、P+ドレイン領域31,コントロールゲート電極3
6及びN+ソース領域32上にはそれぞれドレイン端子37,コ
ントロールゲート端子38及びソース端子39が接続されて
いる。
グゲート型MOSFETを示す断面図である。同図において、
P-基板30表面にP+ドレイン領域31とN+ソース領域32とが
それぞれ形成されている。このP+ドレイン領域31の中心
部上からN+ソース領域32の端部上にかけて、トンネリン
グが可能な薄い膜厚の酸化膜33が形成されている。この
酸化膜33上にポリシリコン等から成るフローティングゲ
ート34が形成され、こフローティングゲート34上に酸化
膜35を介してコントロールゲート電極36が形成されてい
る。また、P+ドレイン領域31,コントロールゲート電極3
6及びN+ソース領域32上にはそれぞれドレイン端子37,コ
ントロールゲート端子38及びソース端子39が接続されて
いる。
このような構成のフローティングゲート型MOSFETは、
フローティングゲート34中の電荷の蓄積の有無により不
揮発な記憶を行っており、フローティングゲート34が第
１図のMNOSFETのSi3N4膜24の機能を果たしている。した
がって、コントロールゲート36に適当な電圧を与えるこ
とにより、第１図で示したMNOSFET同様、書込み，消
去，読出しが行え、同様な効果を得ることができる。ま
た、MONOS（Metel Oxide Nitride Oxide Semiconducto
r）構造の不揮発性半導体装置についても、この発明を
適用することができる。
フローティングゲート34中の電荷の蓄積の有無により不
揮発な記憶を行っており、フローティングゲート34が第
１図のMNOSFETのSi3N4膜24の機能を果たしている。した
がって、コントロールゲート36に適当な電圧を与えるこ
とにより、第１図で示したMNOSFET同様、書込み，消
去，読出しが行え、同様な効果を得ることができる。ま
た、MONOS（Metel Oxide Nitride Oxide Semiconducto
r）構造の不揮発性半導体装置についても、この発明を
適用することができる。
以上説明したように、この発明によれば、書込みは、
ゲート電極に所定の高電圧を与え、ゲート電極直下のド
レンイン領域の表面部にバンド間トンネリングを生じさ
せ、さらに、バンド間トンネリングにより発生した電子
を、絶縁膜中にトンネリングさせ不揮発性情報記憶層中
にトラップさせることにより行えるため、不揮発な情報
記憶が行える。
ゲート電極に所定の高電圧を与え、ゲート電極直下のド
レンイン領域の表面部にバンド間トンネリングを生じさ
せ、さらに、バンド間トンネリングにより発生した電子
を、絶縁膜中にトンネリングさせ不揮発性情報記憶層中
にトラップさせることにより行えるため、不揮発な情報
記憶が行える。
一方、読出し、ゲート電極に所定の読出し電圧を与
え、ゲート電極直下のドレイン領域の表面部にバンド間
トンネリングが生じることによりオンするか否かを検出
することにより行え、このバンド間トンネリングによる
スイッチング動作を高速であるため、読出し動作を高速
に行うことができる。
え、ゲート電極直下のドレイン領域の表面部にバンド間
トンネリングが生じることによりオンするか否かを検出
することにより行え、このバンド間トンネリングによる
スイッチング動作を高速であるため、読出し動作を高速
に行うことができる。
また、ドレイン領域とソース領域の導電形式が異なっ
ているため、両領域間に生じるPN障壁により、短チャネ
ル効果は生じない。
ているため、両領域間に生じるPN障壁により、短チャネ
ル効果は生じない。
第１図はこの発明の一実施例であるMNOSFETを示す断面
図、第２図は第１図で示したMNOSFETの書込み動作を示
すバンド図、第３図はこの発明の他の実施例であるフロ
ーティングゲート型MOSFETを示す断面図、第４図は従来
のMNOSFETのゲート部分を示す断面図、第５図は第４図
で示したMNOSFETの書込み動作を示すバンド図、第６図
はB2T−MOSFETを示す断面図、第７図は第６図で示したB
2T−MOSFETの動作を示したバンド図である。 図において、20はP-基板、21はP+ドレイン領域、22はN+
ソース領域、23はSiO2膜、24はSi3N4膜、25はゲート電
極である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図は第１図で示したMNOSFETの書込み動作を示
すバンド図、第３図はこの発明の他の実施例であるフロ
ーティングゲート型MOSFETを示す断面図、第４図は従来
のMNOSFETのゲート部分を示す断面図、第５図は第４図
で示したMNOSFETの書込み動作を示すバンド図、第６図
はB2T−MOSFETを示す断面図、第７図は第６図で示したB
2T−MOSFETの動作を示したバンド図である。 図において、20はP-基板、21はP+ドレイン領域、22はN+
ソース領域、23はSiO2膜、24はSi3N4膜、25はゲート電
極である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 平３−20085（ＪＰ，Ａ) 特開 平３−166768（ＪＰ，Ａ) 特開 平３−101272（ＪＰ，Ａ) 特開 平２−128477（ＪＰ，Ａ) 特開 昭48−66944（ＪＰ，Ａ) 特開 昭48−103278（ＪＰ，Ａ) ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．, （1988）ｐ．402−405 ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔ．，ｖｏｌ．10，Ｎ ｏ．７，（1989−７）ｐ．297−300
Claims (1)
- 【請求項１】第１の導電型の半導体基板と、 前記半導体基板表面に選択的に形成された第１の導電型
のドレイン領域と、 前記半導体基板表面に選択的に形成された第２の導電型
のソース領域と、 前記ドレイン領域上から前記ソース領域の端部上にかけ
て形成された、トンネリングが可能な膜厚の絶縁膜と、 前記絶縁膜上に形成された、キャリアをトラップするこ
とにより不揮発な情報の記憶を行う不揮発情報記憶層
と、 前記不揮発情報記憶層上に形成されたゲート電極とを備
え、 前記ゲート電極が前記ドレイン領域と平面的に重複する
第１の重複領域は、前記ゲート電極が前記ソース領域と
平面的に重複する第２の重複領域より大きく、しかも所
定の条件で前記ドレイン領域、前記ソース領域及び前記
ゲート電極に電圧を印加した際、前記第１の重複領域に
ある前記ドレイン領域の表面領域においてバンド間トン
ネリングが生じる程度の大きさを有することを特徴とす
る、 不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308005A JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308005A JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03166768A JPH03166768A (ja) | 1991-07-18 |
| JP2957615B2 true JP2957615B2 (ja) | 1999-10-06 |
Family
ID=17975745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308005A Expired - Fee Related JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957615B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965415B2 (ja) * | 1991-08-27 | 1999-10-18 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP2007149947A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 不揮発性メモリセル及びｅｅｐｒｏｍ |
-
1989
- 1989-11-27 JP JP1308005A patent/JP2957615B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，（１９８８）ｐ．４０２−４０５ |
| ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，ｖｏｌ．１０，Ｎｏ．７，（１９８９−７）ｐ．２９７−３００ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03166768A (ja) | 1991-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |