JPH03166768A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03166768A JPH03166768A JP1308005A JP30800589A JPH03166768A JP H03166768 A JPH03166768 A JP H03166768A JP 1308005 A JP1308005 A JP 1308005A JP 30800589 A JP30800589 A JP 30800589A JP H03166768 A JPH03166768 A JP H03166768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、読出しを高速に行うことができる？揮発性
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
第４図は従来の不揮発性半導体記憶装置の１つである、
ＭＮＯＳ構造のＦＥＴ （以下、ｒＭＮｏＳＦＥＴＪと
いう。）のＭＮＯＳキャパシタ部を示す断面図である。
ＭＮＯＳ構造のＦＥＴ （以下、ｒＭＮｏＳＦＥＴＪと
いう。）のＭＮＯＳキャパシタ部を示す断面図である。
同図に示すように、Ｐ型の半導体基板１上に、膜厚がト
ンネリング可能なＷ。ＸのＳｉＯ■膜２が形成され、こ
のＳＩＯ２膜２上に、膜厚がＷ のＳｉ３Ｎ４膜３が形
成されていＮ る。このＳｉ８Ｎ４膜３上にＡＩ２等の金属から成るゲ
ート電極４が形成されている。
ンネリング可能なＷ。ＸのＳｉＯ■膜２が形成され、こ
のＳＩＯ２膜２上に、膜厚がＷ のＳｉ３Ｎ４膜３が形
成されていＮ る。このＳｉ８Ｎ４膜３上にＡＩ２等の金属から成るゲ
ート電極４が形成されている。
このような構成において、ゲート電極４に正の高電圧ｖ
Ｍｏを与えると、後述するトンネリングが起こり、不揮
発な書込みが行われる。なお、第４図において、Ｅ ，
Ｅｏｘは高電圧ｖト１。をゲート電Ｎ 極４に印加した場合１．１：Ｓｉ８Ｎ４膜３ ，Ｓ ｔ
Ｏ ２膜２中にそれぞれ生じる電界であり、破線は空
欠層の伸びを示している。このような構成のＭＮＯＳキ
ャパシタにおける、半導体基板１と３ １ ０ ２Ｉｆ
！Ｉ２との界面の表面電位を考慮した電荷注入理論が、
”ＩＥＥ ＰＲＯＣＥＥＤＩＮＧＳ． Ｖｏｌ．ｌ３３
ｐｔ．１．Ｎｏ．ｌ ｐｐ６−１２”のＩｌ．Ｙａｇ
＋ａｓａｋｉ他の論文ｒ Ａｎａｌｙｓｉｓ ｏ『．
ｏｐｔｌｃａＩ ｖｒ１ｔ１ｎｇ ｍｏｄｅ １
ｎ ｓｏｌｉｄ−ｓｔａｔｅ ｉｍａｇｉｎｇ
ｄｅｖｉｃｅｓ ｖｌｔｈ １ｎｈｅｒｅｎｔ ＭＮＯ
Ｓ ｍｃｖｏｒｙ Ｊに記載されている。
Ｍｏを与えると、後述するトンネリングが起こり、不揮
発な書込みが行われる。なお、第４図において、Ｅ ，
Ｅｏｘは高電圧ｖト１。をゲート電Ｎ 極４に印加した場合１．１：Ｓｉ８Ｎ４膜３ ，Ｓ ｔ
Ｏ ２膜２中にそれぞれ生じる電界であり、破線は空
欠層の伸びを示している。このような構成のＭＮＯＳキ
ャパシタにおける、半導体基板１と３ １ ０ ２Ｉｆ
！Ｉ２との界面の表面電位を考慮した電荷注入理論が、
”ＩＥＥ ＰＲＯＣＥＥＤＩＮＧＳ． Ｖｏｌ．ｌ３３
ｐｔ．１．Ｎｏ．ｌ ｐｐ６−１２”のＩｌ．Ｙａｇ
＋ａｓａｋｉ他の論文ｒ Ａｎａｌｙｓｉｓ ｏ『．
ｏｐｔｌｃａＩ ｖｒ１ｔ１ｎｇ ｍｏｄｅ １
ｎ ｓｏｌｉｄ−ｓｔａｔｅ ｉｍａｇｉｎｇ
ｄｅｖｉｃｅｓ ｖｌｔｈ １ｎｈｅｒｅｎｔ ＭＮＯ
Ｓ ｍｃｖｏｒｙ Ｊに記載されている。
第５図（ａ） ． （ｂ）はそれぞれ上記論文に開示さ
れたトンネリングを示すバンド図であり、同図（ａ）が
修正Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｝ン，ネリング
（以下、「修正Ｆ−Ｎ｝ンネリング」という。）を示す
バンド図であり、同図（ｂ）が直接的なｂａｎｄ ｔｏ
ｌ）ａｎｄトンネリング（以下、「直接トンネリング
」という。）を示すバンド図である。同図（ａ） ．
（ｂ）において、φ ．φ２はそれぞれ半導体基板１，
Ｓｉｌ ３Ｎ４膜２により決定する固有の値であり、ｖｏＸはＳ
ｉ Ｏ ２膜２の表面から裏面にかけてかかる電位（
−Ｅ −Ｗ ）である。また、φＢはｏｘ
ｏｘ φ３− φ１−φ２ − Ｖ ｏｘ ”’ （
１）で定義される指標である。
れたトンネリングを示すバンド図であり、同図（ａ）が
修正Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｝ン，ネリング
（以下、「修正Ｆ−Ｎ｝ンネリング」という。）を示す
バンド図であり、同図（ｂ）が直接的なｂａｎｄ ｔｏ
ｌ）ａｎｄトンネリング（以下、「直接トンネリング
」という。）を示すバンド図である。同図（ａ） ．
（ｂ）において、φ ．φ２はそれぞれ半導体基板１，
Ｓｉｌ ３Ｎ４膜２により決定する固有の値であり、ｖｏＸはＳ
ｉ Ｏ ２膜２の表面から裏面にかけてかかる電位（
−Ｅ −Ｗ ）である。また、φＢはｏｘ
ｏｘ φ３− φ１−φ２ − Ｖ ｏｘ ”’ （
１）で定義される指標である。
指標φ，＞０となる場合、第２図（ａ）で示すような、
修正Ｆ−Ｎ｝ンネリングが起こり、半導体基板１中の電
子がＳ ｉ０ ２膜２を介してＳ ｔ ３Ｎ４膜３の伝
導帯に注入される。この場合のトンネル電流密度Ｊ。Ｘ
は次の（２）式で表わされる。
修正Ｆ−Ｎ｝ンネリングが起こり、半導体基板１中の電
子がＳ ｉ０ ２膜２を介してＳ ｔ ３Ｎ４膜３の伝
導帯に注入される。この場合のトンネル電流密度Ｊ。Ｘ
は次の（２）式で表わされる。
２
Ｊ 陶Ｃ ●（Ｅ ） ●Ｐ ●Ｐ ・・・（２
）ＯＸ ＰＮ ＯＸ
ＯＸ Ｎなお、（２〉式において、ＣＰＮは
Ｆ−Ｎ｝ンネリングの特性定数、ＰｏＸはＳ ｉ Ｏ
２膜２を通過する電子のトンネル確率、Ｐ はＳ １，
Ｎ４Ｍ３を通過Ｎ する電子のトンネル確率である。
）ＯＸ ＰＮ ＯＸ
ＯＸ Ｎなお、（２〉式において、ＣＰＮは
Ｆ−Ｎ｝ンネリングの特性定数、ＰｏＸはＳ ｉ Ｏ
２膜２を通過する電子のトンネル確率、Ｐ はＳ １，
Ｎ４Ｍ３を通過Ｎ する電子のトンネル確率である。
一方、指標φ８く０の場合、第２図（ｂ）で示すような
直接トンネリングが起こり、半導体基板１中の電子がＳ
ｌ０２膜２をトンネルしてＳ ｌ ３ Ｎ４膜３の伝導
体に注入される。
直接トンネリングが起こり、半導体基板１中の電子がＳ
ｌ０２膜２をトンネルしてＳ ｌ ３ Ｎ４膜３の伝導
体に注入される。
上記したトンネリングにより、Ｓｉ３Ｎ４膜３中に注入
された電子はＳｉ３Ｎ４膜３にかかる電界ＥＮによりド
リフト運動を起こし、Ｓ ｉ ａ Ｎ ４膜３中にトラ
ップされる。このＳｔ３Ｎ４膜３中のトラップ電荷によ
りゲート電極４をゲートとしたＭＮＯＳＦＥＴの閾値電
圧が高くなる。
された電子はＳｉ３Ｎ４膜３にかかる電界ＥＮによりド
リフト運動を起こし、Ｓ ｉ ａ Ｎ ４膜３中にトラ
ップされる。このＳｔ３Ｎ４膜３中のトラップ電荷によ
りゲート電極４をゲートとしたＭＮＯＳＦＥＴの閾値電
圧が高くなる。
このように、ゲート電極４に正の高電圧ｖ，１６を印加
し、トンネリングによってＭＮＯＳＦＥＴの閾値電圧を
高く設定することにより書込みが行われる。一方、消去
は負の高電圧をゲート電極４に印加し、ｓ ｌａ Ｎ
４膜３中にトラップされた電子を半導体基板１にデイト
ラッピングさせ、閾値電圧を下げることにより行われる
。
し、トンネリングによってＭＮＯＳＦＥＴの閾値電圧を
高く設定することにより書込みが行われる。一方、消去
は負の高電圧をゲート電極４に印加し、ｓ ｌａ Ｎ
４膜３中にトラップされた電子を半導体基板１にデイト
ラッピングさせ、閾値電圧を下げることにより行われる
。
上記した書込み，消去によりＭＮＯＳＦＥＴの閾値電圧
はそれぞれＶ ，Ｖ （Ｖ ＞Ｔｉｌｌ
Ｔ■２ ７１１１ ■ ）に設定されることになる。したがって、ＴＨ２ 読出しは、 Ｖ＜Ｖ＜Ｖ ＴＨ２ Ｒ Ｔｉｌｌ を満足する読出し電圧ＶＲをゲート電極４に与えＭＮＯ
ＳＦＥＴのオン，オフに基づき変化するドレイン電流等
を検出することにより行われる。
はそれぞれＶ ，Ｖ （Ｖ ＞Ｔｉｌｌ
Ｔ■２ ７１１１ ■ ）に設定されることになる。したがって、ＴＨ２ 読出しは、 Ｖ＜Ｖ＜Ｖ ＴＨ２ Ｒ Ｔｉｌｌ を満足する読出し電圧ＶＲをゲート電極４に与えＭＮＯ
ＳＦＥＴのオン，オフに基づき変化するドレイン電流等
を検出することにより行われる。
従来のＭＮＯＳＦＥＴは以上のようにＦＭ成されており
、基本的にはＭＯＳＦＥＴと同じ構造であるため、ＭＯ
ＳＦＥＴ同様、微細化する際に、ホットエレクトロンの
発生，バンチスルー現象の誘発等の短チャネル効果が生
じるという問題点があった。
、基本的にはＭＯＳＦＥＴと同じ構造であるため、ＭＯ
ＳＦＥＴ同様、微細化する際に、ホットエレクトロンの
発生，バンチスルー現象の誘発等の短チャネル効果が生
じるという問題点があった。
また、ＭＮＯＳＦＥＴのスイッチング動作は、さ程高速
でないため、高速な読出し動作を実現することはできな
かった。
でないため、高速な読出し動作を実現することはできな
かった。
スイッチング動作が高速で、短チャネル効果が生じない
ＭＯＳＦＥＴとして、”ＩＥＦＦ．Ｅ Ｉｎｔｅｒｎａ
ｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｌｎｇ． Ｄｉｇｅｓｔ ｏｒ Ｔｅｅｈｎｉｃ
ａｌ Ｐａｐｅｒｓ． ｐｐ４０２−４０５”のＥ．Ｔ
ＡＫＥＤＡ氏他の論文ｒＡ ｂａｎｄ ｔｏ ｂａｎｄ
ｔｕｎｎｅｌ１ｎｇ ＭＯＳ ｄｅｖｉｃｅ Ｊに記
載されたバンド間トンネリングＭＯＳＦＥＴ（以下、ｒ
Ｂ２Ｔ−ＭＯＳＦＥＴＪという。）がある。
ＭＯＳＦＥＴとして、”ＩＥＦＦ．Ｅ Ｉｎｔｅｒｎａ
ｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｌｎｇ． Ｄｉｇｅｓｔ ｏｒ Ｔｅｅｈｎｉｃ
ａｌ Ｐａｐｅｒｓ． ｐｐ４０２−４０５”のＥ．Ｔ
ＡＫＥＤＡ氏他の論文ｒＡ ｂａｎｄ ｔｏ ｂａｎｄ
ｔｕｎｎｅｌ１ｎｇ ＭＯＳ ｄｅｖｉｃｅ Ｊに記
載されたバンド間トンネリングＭＯＳＦＥＴ（以下、ｒ
Ｂ２Ｔ−ＭＯＳＦＥＴＪという。）がある。
第６図はＢ２Ｔ−ＭＯＳＦＥＴの断面図である。
同図に示すようにＰ一基板１０表面にＰ１ドレイン領域
１１とＮ ソース領域１２とがそれぞれ形成されている
。このＰ ドレイン領域１１の中心部上からＮ ソース
領域１２の端部上にかけて膜厚がｌＯ〜１５ｎｉの酸化
膜１３が形成され、この酸化膜１３上にゲート電極ｌ４
が形成されている。
１１とＮ ソース領域１２とがそれぞれ形成されている
。このＰ ドレイン領域１１の中心部上からＮ ソース
領域１２の端部上にかけて膜厚がｌＯ〜１５ｎｉの酸化
膜１３が形成され、この酸化膜１３上にゲート電極ｌ４
が形成されている。
また、Ｐ ドレイン領域１１，ゲート電極１４及びＮ
ソース領域１２はそれぞれドレイン端子１５，ゲート端
子１６及びソース端子１７に接続されている。
ソース領域１２はそれぞれドレイン端子１５，ゲート端
子１６及びソース端子１７に接続されている。
なお、第６図において、Ｌｏ■はゲート電極１４とＰ＋
ドレイン領域１１との重複した領域（以下、「ゲート，
ドレインオーバラップ領域」という。）の長さ（以下、
「ゲート，ドレインオーバラップ長」という。）であり
、ＬｓＰはＰ ドレイン領域１１とｎ ソース領域１２
との間の長さ（以下、「ドレイン，ソース間長」という
。）である。
ドレイン領域１１との重複した領域（以下、「ゲート，
ドレインオーバラップ領域」という。）の長さ（以下、
「ゲート，ドレインオーバラップ長」という。）であり
、ＬｓＰはＰ ドレイン領域１１とｎ ソース領域１２
との間の長さ（以下、「ドレイン，ソース間長」という
。）である。
このような構戊において、ドレイン端子１５ソース端子
１７にソース側が高電圧になるようにそれぞれ電圧を印
加し、ゲート端子１６を介してゲート電極１４に正の電
圧を印加すると、Ｐ ドレイン領域１１とＮ ソース領
域１２との間のＰ一基板１０表面に深い空乏領域１０ａ
が形成されるとともに、ゲート，ドレインオーバラップ
領域にあるＰ＋ドレイン領域１１の表面領域１１ａにお
いて、第７図のバンド図に示すように、バンド間トンネ
リングが生じ、電子（ｅｒｅｃｔｌｏｎ）．正孔（ｈｏ
ｌｅ）がそれぞれ伝導帯，価電子帯に発生する。
１７にソース側が高電圧になるようにそれぞれ電圧を印
加し、ゲート端子１６を介してゲート電極１４に正の電
圧を印加すると、Ｐ ドレイン領域１１とＮ ソース領
域１２との間のＰ一基板１０表面に深い空乏領域１０ａ
が形成されるとともに、ゲート，ドレインオーバラップ
領域にあるＰ＋ドレイン領域１１の表面領域１１ａにお
いて、第７図のバンド図に示すように、バンド間トンネ
リングが生じ、電子（ｅｒｅｃｔｌｏｎ）．正孔（ｈｏ
ｌｅ）がそれぞれ伝導帯，価電子帯に発生する。
そして、電子が空間電荷伝導により、空乏領域１０ａを
介してＮ＋ソース領域１２に流入し、正孔がＰ＋ドレイ
ン領域１１に流入することにより、次の（３）式に示す
電流Ｉｔが流れる。
介してＮ＋ソース領域１２に流入し、正孔がＰ＋ドレイ
ン領域１１に流入することにより、次の（３）式に示す
電流Ｉｔが流れる。
Ｉ −ｑ−Ｎｔ・μ。ｆ『・Ｅ ・・・（８）ｔ
なお、（３）式において、Ｎ，は正孔一電子対の数、ｑ
は電荷素量、μ はドレイン，ソース間長ｅｒ『 Ｌ８，により決定される空乏領域１０ａの実効的な移動
度、Ｅはゲート，ドレインオーバラップ領域における酸
化膜１３にかかる電界強度である。
は電荷素量、μ はドレイン，ソース間長ｅｒ『 Ｌ８，により決定される空乏領域１０ａの実効的な移動
度、Ｅはゲート，ドレインオーバラップ領域における酸
化膜１３にかかる電界強度である。
上記したように８２Ｔ−ＭＯＳＦＥＴは２つのキャリア
の移動により電流が流れるため、高速スイッチング動作
が可能となる。また、ドレイン，ソースの導電形式が異
なっているため、ドレイン，ソース間にＰＮ ポテン
シャル障壁が生じるため、ドレイン．ソース間長Ｌ を
０．１μｍ以下にＳｐ する等の微細化しても短チャネル効果は生じない。
の移動により電流が流れるため、高速スイッチング動作
が可能となる。また、ドレイン，ソースの導電形式が異
なっているため、ドレイン，ソース間にＰＮ ポテン
シャル障壁が生じるため、ドレイン．ソース間長Ｌ を
０．１μｍ以下にＳｐ する等の微細化しても短チャネル効果は生じない。
しかしながら、．上記Ｂ２Ｔ−ＭＯＳＦＥＴは不揮発な
記憶を行うことができない。
記憶を行うことができない。
この発明は上記のような問題点を解決するためになされ
たもので、読出し動作が高速に行え、微細化しても短チ
ャネル効果が生じない不揮発性半導体記憶装置を得るこ
とを目的とする。
たもので、読出し動作が高速に行え、微細化しても短チ
ャネル効果が生じない不揮発性半導体記憶装置を得るこ
とを目的とする。
この発明にかかる不揮発性半導体記憶装置は、第１の導
電型の半導体基板と、前記半導体基板表面に選択的に形
成された第１の導電型のドレ・ｒン領域と、前記半導体
基板表面に選択的に形成された第２の導電型のソース領
域と、前記ドレイン領域上から前記ソース領域の端部上
にかけて形成された、トンネリングが可能な膜厚の絶縁
膜と、前記絶縁膜上に形成された、キャリアをトラップ
することにより不揮発な情報の記憶を行う不揮発情報記
憶層と、前記不揮発情報記憶層上に形成されたゲート電
極とを備えて構威されている。
電型の半導体基板と、前記半導体基板表面に選択的に形
成された第１の導電型のドレ・ｒン領域と、前記半導体
基板表面に選択的に形成された第２の導電型のソース領
域と、前記ドレイン領域上から前記ソース領域の端部上
にかけて形成された、トンネリングが可能な膜厚の絶縁
膜と、前記絶縁膜上に形成された、キャリアをトラップ
することにより不揮発な情報の記憶を行う不揮発情報記
憶層と、前記不揮発情報記憶層上に形成されたゲート電
極とを備えて構威されている。
この発明においては、書込みは、ゲート電極に所定の高
電圧を与え、ゲート電極直下のドレイン領域の表面部に
バンド間トンネリングを生じさせ、さらに、バンド間ト
ンネリングにより発生した電子を、絶縁膜中にトンネリ
ングさせ不神発情報記憶層中にトラップさせることによ
り行える。
電圧を与え、ゲート電極直下のドレイン領域の表面部に
バンド間トンネリングを生じさせ、さらに、バンド間ト
ンネリングにより発生した電子を、絶縁膜中にトンネリ
ングさせ不神発情報記憶層中にトラップさせることによ
り行える。
一方、読出しは、ゲート電極に所定の読出し電圧を与え
、ゲート電極直下のドレイン領域の表面部にバンド間ト
ンネリングが生じることによりオンするか否かを検出す
ることにより行える。
、ゲート電極直下のドレイン領域の表面部にバンド間ト
ンネリングが生じることによりオンするか否かを検出す
ることにより行える。
第１図はこの発明の一実施例であるＭＮＯＳＦＥＴを示
す断面図である。同図に示すように、Ｐ一基板２０表面
にＰ＋ドレイン領域２１とＮ＋ソース領域２２とがそれ
ぞれ形成されている。このＰ ドレイン領域２１の中心
部上からＮ ソース領域２２の端部上にかけて膜厚が７
０〜１００人のトンネリングが可能なｓ ｌ０ ２ Ｍ
２ ３が形成されている。このＳ ｉ０ ２膜２３上
にＳｉ３Ｎ４膜２４が形成され、Ｓ ｉ ａ Ｎａ膜２
４上にゲート電極２５が形成されている。また、Ｐ＋ド
レイン領域２１，ゲート電極２５及びＮ ソース領域２
２上にはそれぞれドレイン端子２６，ゲート端子２７及
びソース端子２８が接続されている。なお、Ｌ ，Ｌ
は従来例でも述べたように、それぞれｏｖ
ｓｐ ゲート，ドレインオーバラップ長，ドレイン，）一ス間
長を示している。
す断面図である。同図に示すように、Ｐ一基板２０表面
にＰ＋ドレイン領域２１とＮ＋ソース領域２２とがそれ
ぞれ形成されている。このＰ ドレイン領域２１の中心
部上からＮ ソース領域２２の端部上にかけて膜厚が７
０〜１００人のトンネリングが可能なｓ ｌ０ ２ Ｍ
２ ３が形成されている。このＳ ｉ０ ２膜２３上
にＳｉ３Ｎ４膜２４が形成され、Ｓ ｉ ａ Ｎａ膜２
４上にゲート電極２５が形成されている。また、Ｐ＋ド
レイン領域２１，ゲート電極２５及びＮ ソース領域２
２上にはそれぞれドレイン端子２６，ゲート端子２７及
びソース端子２８が接続されている。なお、Ｌ ，Ｌ
は従来例でも述べたように、それぞれｏｖ
ｓｐ ゲート，ドレインオーバラップ長，ドレイン，）一ス間
長を示している。
このような構成において、不揮発な書込みは尼下のよう
にして行われる。ソース側をドレイン狽１より高電位に
した状態で、ゲート電極２５に所丸の正の高電圧を印加
すると、Ｐ ドレ・Ｃン２１とＮ＋ソース領域２２間の
Ｐ一基板２′０表面に深ち空乏領域２０ａが形或される
。そして、ゲート翔極２５直下にあるＰ＋ドレイン領域
２１の表面付域２１ａにおいて、バンド間トンネリング
が起こり、電子，正孔対がそれぞれ伝導帯と価電子帯に
発生し（以下、この現象を「水平トンネリング」という
。）、その後、電子は空間電荷伝導により空乏領域２０
ａを介してＮ＋ソース領域２２に諦入し、正孔はＰ ド
レイン領域２１に向って流れ出す。
にして行われる。ソース側をドレイン狽１より高電位に
した状態で、ゲート電極２５に所丸の正の高電圧を印加
すると、Ｐ ドレ・Ｃン２１とＮ＋ソース領域２２間の
Ｐ一基板２′０表面に深ち空乏領域２０ａが形或される
。そして、ゲート翔極２５直下にあるＰ＋ドレイン領域
２１の表面付域２１ａにおいて、バンド間トンネリング
が起こり、電子，正孔対がそれぞれ伝導帯と価電子帯に
発生し（以下、この現象を「水平トンネリング」という
。）、その後、電子は空間電荷伝導により空乏領域２０
ａを介してＮ＋ソース領域２２に諦入し、正孔はＰ ド
レイン領域２１に向って流れ出す。
この時、書込み電圧が高電圧であり、ゲート酸化膜２３
にかかる電界強度が十分高いため、ゲート酸化膜２３に
トンネリングが生じ、Ｎ＋ソース領域２２に向って走行
中の電子は、ゲート酸化膜？３中をトンネリングし、Ｓ
ｉ３Ｎ４膜２４中にトラップされる（以下、この現象を
「垂直トンネリング」という。）。このＳ Ｌ ３ Ｎ
４ ＩＩＩ ２ ４中のトラップ電荷によりＭＮＯＳ
ＦＥＴの閾値電圧がＶ に上昇する。
にかかる電界強度が十分高いため、ゲート酸化膜２３に
トンネリングが生じ、Ｎ＋ソース領域２２に向って走行
中の電子は、ゲート酸化膜？３中をトンネリングし、Ｓ
ｉ３Ｎ４膜２４中にトラップされる（以下、この現象を
「垂直トンネリング」という。）。このＳ Ｌ ３ Ｎ
４ ＩＩＩ ２ ４中のトラップ電荷によりＭＮＯＳ
ＦＥＴの閾値電圧がＶ に上昇する。
ｔｈｌ
第２図は、上記した水平トンネリングと垂直トンネリン
グを示したバンド図である。同図（ａ）は垂直トンネリ
ングが修正Ｆ−Ｎ｝ンネリングの場合、同図（ｂ）は垂
直トンネリングが直接トンネリングの場合を示している
。第２図において、Ｔ１が水平トンネリングを、Ｔ２が
垂直トンネリングを示している。また、φ ，φ はそ
れぞれＰ＋１１ １２ ドレイン領域２ １ ，ｓ ｔ ３ Ｎ ４膜２４によ
り決定する固有の値であり、Ｖ ハＳ Ｌ ０ ２
ｌｂＩ ２ ３ ノＯｘ 表面から裏面にかけてかかる電位である。
グを示したバンド図である。同図（ａ）は垂直トンネリ
ングが修正Ｆ−Ｎ｝ンネリングの場合、同図（ｂ）は垂
直トンネリングが直接トンネリングの場合を示している
。第２図において、Ｔ１が水平トンネリングを、Ｔ２が
垂直トンネリングを示している。また、φ ，φ はそ
れぞれＰ＋１１ １２ ドレイン領域２ １ ，ｓ ｔ ３ Ｎ ４膜２４によ
り決定する固有の値であり、Ｖ ハＳ Ｌ ０ ２
ｌｂＩ ２ ３ ノＯｘ 表面から裏面にかけてかかる電位である。
また、φ は
Ｂ
φ ′一 φ１■一φ１■−ｖｏｘ ・・・（４）
Ｂ で定義される指標である。
Ｂ で定義される指標である。
第２図に示すように、指標φ 〉０となる場Ｂ
合に水平トンネリングとして修正Ｆ−Ｎ｝ンネリングが
起こり、φＢく０となる場合に、水平トンネリングとし
て直接トンネリングが起こる。
起こり、φＢく０となる場合に、水平トンネリングとし
て直接トンネリングが起こる。
一方、消去は負の高電圧をゲート電極２５に印加し、Ｓ
Ｌ ｓ Ｎｔ，膜２４中にトラップされた電子を、Ｐ
一基板２０方向にデイトラッピングさせることにより行
われる。上記した書込み，消去によりＭＮＯＳＦＥＴの
閾値電圧（水平トンネリングが生じる電圧）はそれぞれ
Ｖ，■ ｔｈｌ ｔｈ２ （Ｖ ＞Ｖ ）に設定されることになる。
Ｌ ｓ Ｎｔ，膜２４中にトラップされた電子を、Ｐ
一基板２０方向にデイトラッピングさせることにより行
われる。上記した書込み，消去によりＭＮＯＳＦＥＴの
閾値電圧（水平トンネリングが生じる電圧）はそれぞれ
Ｖ，■ ｔｈｌ ｔｈ２ （Ｖ ＞Ｖ ）に設定されることになる。
ｔｈｌ ｔｈ２
また、読出し動作は、
Ｖ＜Ｖ＜Ｖ
ｔｈ２ Ｒ ｔｈｌ
を満足し、かつ垂直トンネリングが生じない程度の読出
し電圧ＶＲをゲート電極２５に与え、水平トンネリング
が生じることによりＭＮＯＳＦＥＴがオンするか、オフ
するかを、ドレイン電流を検出する等により行われる。
し電圧ＶＲをゲート電極２５に与え、水平トンネリング
が生じることによりＭＮＯＳＦＥＴがオンするか、オフ
するかを、ドレイン電流を検出する等により行われる。
上記したように、この実施例のＭＮＯＳＦＥＴは、水平
トンネリングが生じると２つのキャリアの移動により電
流が流れるため、高速スイッチング動作が可能となる。
トンネリングが生じると２つのキャリアの移動により電
流が流れるため、高速スイッチング動作が可能となる。
従って、読出し時のスイッチング動作が高速になるため
、高速に読出しを行うことができる。また、ドレイン，
ソースの導電形式が異なっているため、ドレイン，ソー
ス間にＰＮ ポテンシャル障壁が生じるため、ドレイ
ン，ソース間長ＬｓＰを０．ｌμｍ以下にする等の微細
化を行っても短チャネル効果は生じない。
、高速に読出しを行うことができる。また、ドレイン，
ソースの導電形式が異なっているため、ドレイン，ソー
ス間にＰＮ ポテンシャル障壁が生じるため、ドレイ
ン，ソース間長ＬｓＰを０．ｌμｍ以下にする等の微細
化を行っても短チャネル効果は生じない。
第３図は、この発明の他の実施例であるフローティング
ゲート型ＭＮＯＳＦＥＴを示す断面図である。同図にお
いて、Ｐ一基板３０表面にＰ＋ドレイン領域３１とＮ
ソース領域３２とがそれぞれ形成されている。このＰ
ドレイン領域３１の中心部上からＮ ソース領域３２の
端部上にかけて、トンネリングが可能な薄い膜厚の酸化
膜３３が形成されている。この酸化膜３３上にポリシリ
コン等から成るフローティングゲート３４が形戊され、
こフローティングゲート３４上に酸化膜３５を介してコ
ントロールゲート電極３６が形成されている。また、Ｐ
ドレイン領域３１，コン１・ロールゲート電極３６及
びＮ＋ソース領域３２上にはそれぞれドレイン端子３７
，コントロールゲ−ト端子３８及びソース端子３つが接
続されている。
ゲート型ＭＮＯＳＦＥＴを示す断面図である。同図にお
いて、Ｐ一基板３０表面にＰ＋ドレイン領域３１とＮ
ソース領域３２とがそれぞれ形成されている。このＰ
ドレイン領域３１の中心部上からＮ ソース領域３２の
端部上にかけて、トンネリングが可能な薄い膜厚の酸化
膜３３が形成されている。この酸化膜３３上にポリシリ
コン等から成るフローティングゲート３４が形戊され、
こフローティングゲート３４上に酸化膜３５を介してコ
ントロールゲート電極３６が形成されている。また、Ｐ
ドレイン領域３１，コン１・ロールゲート電極３６及
びＮ＋ソース領域３２上にはそれぞれドレイン端子３７
，コントロールゲ−ト端子３８及びソース端子３つが接
続されている。
このような構成のフローティングゲ−１・型ＭＯＳＦＥ
Ｔは、フローテイングゲート３４中の電荷の蓄積の有無
により不揮発な記憶を行っており、ブローティングゲー
ト３４が第■図のＭＮＯＳＦＥＴのＳ ｉ ａ Ｎ ４
膜２４の機能を果たしている。
Ｔは、フローテイングゲート３４中の電荷の蓄積の有無
により不揮発な記憶を行っており、ブローティングゲー
ト３４が第■図のＭＮＯＳＦＥＴのＳ ｉ ａ Ｎ ４
膜２４の機能を果たしている。
したがって、コントロールゲート３６に適当な電圧を与
えることにより、第１図で示したＭＮＯＳＦＥＴ同様、
書込み，消去，読出しが行え、同様な効果を得ることが
できる。また、ＭＯＮＯＳ（Ｉｆｅｔｅｌ Ｏｘｉｄｅ
Ｎｌｔｒｌｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ） 構造の不揮発性半導体装置についても、この
発明を適用することができる。
えることにより、第１図で示したＭＮＯＳＦＥＴ同様、
書込み，消去，読出しが行え、同様な効果を得ることが
できる。また、ＭＯＮＯＳ（Ｉｆｅｔｅｌ Ｏｘｉｄｅ
Ｎｌｔｒｌｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ） 構造の不揮発性半導体装置についても、この
発明を適用することができる。
以上説明したように、この発明によれば、書込みは、ゲ
ート電極に所定の高電圧を与え、ゲート電極直下のドレ
イン領域の表面部にバンド間１・ンネリングを生じさせ
、さらに、バンド間トンネリングにより発生した電子を
、絶縁膜中にトンネリングさせ不揮発情報記憶層中にト
ラップさせることにより行えるため、不揮発な情報記憶
が行える。
ート電極に所定の高電圧を与え、ゲート電極直下のドレ
イン領域の表面部にバンド間１・ンネリングを生じさせ
、さらに、バンド間トンネリングにより発生した電子を
、絶縁膜中にトンネリングさせ不揮発情報記憶層中にト
ラップさせることにより行えるため、不揮発な情報記憶
が行える。
一方、読出しは、ゲート電極に所定の読出し電圧を与え
、ゲート電極直下のドレイン領域の表面部にバンド間ト
ンネリングが生じることによりオンするか否かを検出す
ることにより行え、このバンド間トンネリングによるス
イッチング動作は高速であるため、読出し動作を高速に
行うことができる。
、ゲート電極直下のドレイン領域の表面部にバンド間ト
ンネリングが生じることによりオンするか否かを検出す
ることにより行え、このバンド間トンネリングによるス
イッチング動作は高速であるため、読出し動作を高速に
行うことができる。
また、ドレイン領域とソース領域の導電形式が異なって
いるため、両領域間に生じるＰＮ陣壁により、短チャネ
ル効果は生じない。
いるため、両領域間に生じるＰＮ陣壁により、短チャネ
ル効果は生じない。
第１図はこの発明の一実施例であるＭＮＯＳＦＥＴを示
す断面図、第２図は第１図で示したＭＮＯＳＦＥＴの書
込み動作を示すバンド図、第３図はこの発明の他の実施
例であるブローティングゲート型ＭＯＳＦＥＴを示す断
面図、第４図は従来のＭＮＯＳＦＥＴのゲート部分を示
す断面図、第５図は第４図で示したＭＮＯＳＦＥＴの書
込み動作を示すバンド図、第６図はＢ２Ｔ−ＭＯＳＦＥ
Ｔを示す断面図、第７図は第６図で示したＢ２Ｔ−ＭＯ
ＳＦＥＴの動作を示したバンド図である。 図において、２０はＰ一基板、２１はＰ ドレイン領域
、２２はＮ＋ソース領域、２３はＳｉＯ２膜、２４はＳ
１ ｓ Ｎ ４膜、２５はゲート電極である。 なお、各図中同一符号は同一または相当部分を示す。
す断面図、第２図は第１図で示したＭＮＯＳＦＥＴの書
込み動作を示すバンド図、第３図はこの発明の他の実施
例であるブローティングゲート型ＭＯＳＦＥＴを示す断
面図、第４図は従来のＭＮＯＳＦＥＴのゲート部分を示
す断面図、第５図は第４図で示したＭＮＯＳＦＥＴの書
込み動作を示すバンド図、第６図はＢ２Ｔ−ＭＯＳＦＥ
Ｔを示す断面図、第７図は第６図で示したＢ２Ｔ−ＭＯ
ＳＦＥＴの動作を示したバンド図である。 図において、２０はＰ一基板、２１はＰ ドレイン領域
、２２はＮ＋ソース領域、２３はＳｉＯ２膜、２４はＳ
１ ｓ Ｎ ４膜、２５はゲート電極である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１の導電型の半導体基板と、 前記半導体基板表面に選択的に形成された第１の導電型
のドレイン領域と、 前記半導体基板表面に選択的に形成された第２の導電型
のソース領域と、 前記ドレイン領域上から前記ソース領域の端部上にかけ
て形成された、トンネリングが可能な膜厚の絶縁膜と、 前記絶縁膜上に形成された、キャリアをトラップするこ
とにより不揮発な情報の記憶を行う不揮発情報記憶層と
、 前記不揮発情報記憶層上に形成されたゲート電極とを備
えた不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308005A JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1308005A JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03166768A true JPH03166768A (ja) | 1991-07-18 |
| JP2957615B2 JP2957615B2 (ja) | 1999-10-06 |
Family
ID=17975745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1308005A Expired - Fee Related JP2957615B2 (ja) | 1989-11-27 | 1989-11-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957615B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359554A (en) * | 1991-08-27 | 1994-10-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having an energy gap for high speed operation |
| JP2007149947A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 不揮発性メモリセル及びｅｅｐｒｏｍ |
-
1989
- 1989-11-27 JP JP1308005A patent/JP2957615B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359554A (en) * | 1991-08-27 | 1994-10-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having an energy gap for high speed operation |
| JP2007149947A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 不揮発性メモリセル及びｅｅｐｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2957615B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |