JPS5812367A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5812367A JPS5812367A JP56111854A JP11185481A JPS5812367A JP S5812367 A JPS5812367 A JP S5812367A JP 56111854 A JP56111854 A JP 56111854A JP 11185481 A JP11185481 A JP 11185481A JP S5812367 A JPS5812367 A JP S5812367A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、浮遊ゲート層を、ドレイン領域上に拡張する
ことによって、効率的な書き込み、消去を可能とした不
揮発性半導体記憶装置を提供するものである。
ことによって、効率的な書き込み、消去を可能とした不
揮発性半導体記憶装置を提供するものである。
第１図は従来の半導体記憶装置の断面構造を示す図であ
り１図中１は半導体基板、２は浮遊ゲート層、３は絶縁
膜、４は制御ゲート層、６はソース領域、６はドレイン
領域％７は分離用絶縁膜。
り１図中１は半導体基板、２は浮遊ゲート層、３は絶縁
膜、４は制御ゲート層、６はソース領域、６はドレイン
領域％７は分離用絶縁膜。
８はソース電極、９は制御ゲート電極そして１０はドレ
イン電極である。
イン電極である。
このように構成された従来の半導体記憶装置に対して所
定の情報の書き込みを行う操作の場合。
定の情報の書き込みを行う操作の場合。
ドレイン電極１０と制御ゲート電極９とに充分高い電圧
を加えると、ソース領域６からドレイン領域６に向う電
子の一部が浮遊ゲート層２に捕獲され、そのためにこの
ＭＯＳ ）ランジスタのしきい値は高くなる。一方消去
操作においては、紫外線の照射等により、捕獲された電
子の放出を行なうことができる。また電気的にこれを行
なうには、制御ゲート電極９に書き込み時に使用する電
圧よりはるかに大きい電圧を印加することが必要であり
、このために集積回路化には適当ではない。
を加えると、ソース領域６からドレイン領域６に向う電
子の一部が浮遊ゲート層２に捕獲され、そのためにこの
ＭＯＳ ）ランジスタのしきい値は高くなる。一方消去
操作においては、紫外線の照射等により、捕獲された電
子の放出を行なうことができる。また電気的にこれを行
なうには、制御ゲート電極９に書き込み時に使用する電
圧よりはるかに大きい電圧を印加することが必要であり
、このために集積回路化には適当ではない。
本発明は、従来みられる電気的消去の際の高電圧使用と
いう欠点を除去し、書き込み電圧程度の電圧の印加によ
り、消去作用を可能とした素子を提供することにある。
いう欠点を除去し、書き込み電圧程度の電圧の印加によ
り、消去作用を可能とした素子を提供することにある。
また本発明においては、Ｖき込み特性の効率化も同時に
可能としている。
可能としている。
本発明の半導体記憶装置についてＮチャンネル型浮遊ケ
ート付ＭＯ８）ランジスタの場合につき説明する。本発
明の半導体記憶装置の一実施例の断面図を第２図、平面
図を第３図に示す。第２図第３図に示す半導体記憶装置
は以下のようにして形成される。Ｐ型シリコン基板１１
上にＮ型不純物のイオン注入および熱拡散により、Ｎ型
シリコン層によるソース領域１６およびドレイン領域１
２゜１７を形成する。一方、熱酸化によるゲート酸化膜
１６を形成した後、多結晶シ、リコンによる浮遊ゲート
層１３ｆ、形成する。ここで、浮遊ゲート層１３とドレ
イン領域１２の重なり部分を広く形成する。従来の半導
体記憶装置の製造に際しては。
ート付ＭＯ８）ランジスタの場合につき説明する。本発
明の半導体記憶装置の一実施例の断面図を第２図、平面
図を第３図に示す。第２図第３図に示す半導体記憶装置
は以下のようにして形成される。Ｐ型シリコン基板１１
上にＮ型不純物のイオン注入および熱拡散により、Ｎ型
シリコン層によるソース領域１６およびドレイン領域１
２゜１７を形成する。一方、熱酸化によるゲート酸化膜
１６を形成した後、多結晶シ、リコンによる浮遊ゲート
層１３ｆ、形成する。ここで、浮遊ゲート層１３とドレ
イン領域１２の重なり部分を広く形成する。従来の半導
体記憶装置の製造に際しては。
浮遊ゲート層１ｓ１１−マスクとして、ソース、ドレイ
ン拡散が行なわれることになるが１本発明の半導体記憶
装置においては、浮遊ゲート層１３とドレイン領域との
結合容量を増大させるために、浮遊ゲート形成前に、あ
らかじめその部分に、基板とは反対の不純物拡散層１２
を形成しておく。浮遊ゲート層１３ｆ、引きつづき熱酸
化し、制御用ゲート層１４を形成する。さらに化学的気
相成長法による絶縁膜１８ｔ−形成し、最後にソース領
域１６゜ドレイーン領域１７制御用ゲート層１４の上部
を覆う絶縁膜１８の一部に孔あけを行なめ、開孔内に露
出する部分のそれぞれにアルミニウム等による金属配線
１ｅ、２１．２０？形成することによって図示する構造
が得られる。
ン拡散が行なわれることになるが１本発明の半導体記憶
装置においては、浮遊ゲート層１３とドレイン領域との
結合容量を増大させるために、浮遊ゲート形成前に、あ
らかじめその部分に、基板とは反対の不純物拡散層１２
を形成しておく。浮遊ゲート層１３ｆ、引きつづき熱酸
化し、制御用ゲート層１４を形成する。さらに化学的気
相成長法による絶縁膜１８ｔ−形成し、最後にソース領
域１６゜ドレイーン領域１７制御用ゲート層１４の上部
を覆う絶縁膜１８の一部に孔あけを行なめ、開孔内に露
出する部分のそれぞれにアルミニウム等による金属配線
１ｅ、２１．２０？形成することによって図示する構造
が得られる。
第４図はこの素子の各電極間の静電容量結合を表わす等
価回路である。同図において、浮遊ゲート層１３と基板
１１との間の静電容量ｉｃ１．′浮遊ゲー浮遊ツー４層
御ゲート層１４との間の静電容量を０２．浮遊ゲート層
１３とドレイン領域１２との間の静電容量ｔｃｓ、浮遊
ゲート層１３とソース領域１６との間の静電容量ｆＯ＜
とする。ソース電位を基板電位と同一とし、ドレイン領
域１７に印加する電圧ｔ” ｖＤｓ制御ゲート層１４の
印加電圧ｉＶＱ、浮遊ゲート層１３の中の電荷量ｅＱと
したとき、浮遊ゲート層１３の電圧Ｖｙ は、ｖｙ＝＝
（Ｃ２ＶＧ＋ ０５ＶＤ＋Ｑ ）／ （０１＋０２ 十
〇ｓ ＋Ｏｓ”）となる。
価回路である。同図において、浮遊ゲート層１３と基板
１１との間の静電容量ｉｃ１．′浮遊ゲー浮遊ツー４層
御ゲート層１４との間の静電容量を０２．浮遊ゲート層
１３とドレイン領域１２との間の静電容量ｔｃｓ、浮遊
ゲート層１３とソース領域１６との間の静電容量ｆＯ＜
とする。ソース電位を基板電位と同一とし、ドレイン領
域１７に印加する電圧ｔ” ｖＤｓ制御ゲート層１４の
印加電圧ｉＶＱ、浮遊ゲート層１３の中の電荷量ｅＱと
したとき、浮遊ゲート層１３の電圧Ｖｙ は、ｖｙ＝＝
（Ｃ２ＶＧ＋ ０５ＶＤ＋Ｑ ）／ （０１＋０２ 十
〇ｓ ＋Ｏｓ”）となる。
書き込み時には、制御ゲート層１４とドレイン領域１２
．１７に電圧を加える。この電圧は通常２０〜ａＯＶで
ある。この電圧は静電容量Ｃ２、Ｏｓを通して、電子注
入前の浮遊ゲート層１３の電位を上昇させる。特に浮遊
ゲート層１３とドレイン領域１２のかさなり領域部分の
面積を大きくとり。
．１７に電圧を加える。この電圧は通常２０〜ａＯＶで
ある。この電圧は静電容量Ｃ２、Ｏｓを通して、電子注
入前の浮遊ゲート層１３の電位を上昇させる。特に浮遊
ゲート層１３とドレイン領域１２のかさなり領域部分の
面積を大きくとり。
静電容量Ｃ５の容量値を大きくとることにより。
浮遊ゲート層１３の電圧Ｖｙ の上昇効果は大きくなる
。したがってシリコン基板１１と浮遊ゲート層１３との
間の電位差が大きくなり、ソース領域１６からドレイン
領域１７へ向う電子に対して。
。したがってシリコン基板１１と浮遊ゲート層１３との
間の電位差が大きくなり、ソース領域１６からドレイン
領域１７へ向う電子に対して。
これを浮遊ゲート層１３側に引きよせる力が増加する５
め、注入効率が増大する。
め、注入効率が増大する。
消去操作は、制御ゲート層１４に正の電圧を加え、ドレ
イン領域１７をシリコン基板１１およびソース領域１６
と同一電圧すなわちＯｖに設定することによりなされる
。この電圧設定によって。
イン領域１７をシリコン基板１１およびソース領域１６
と同一電圧すなわちＯｖに設定することによりなされる
。この電圧設定によって。
浮遊ゲート層１３の電位は、０１，０３．Ｃ４を通して
下げられる。特に浮遊ゲート層１３とドレイン領域１２
との重なり領域を大きくとＤｂ”” の容量を大きくと
ることにより、この効果は大きくなる。したがって制御
ゲート層１４に加えられた電圧の大半が浮遊ゲート層１
３と制御ゲート層１４との間に加わることになる。その
ため従来のように、ｓｏＶ以上の高電圧を印加すること
なく。
下げられる。特に浮遊ゲート層１３とドレイン領域１２
との重なり領域を大きくとＤｂ”” の容量を大きくと
ることにより、この効果は大きくなる。したがって制御
ゲート層１４に加えられた電圧の大半が浮遊ゲート層１
３と制御ゲート層１４との間に加わることになる。その
ため従来のように、ｓｏＶ以上の高電圧を印加すること
なく。
２６〜３０Ｖ程度の電圧で消去可能となる。
さらに１本発明の具体的な実施例として、チャンネル幅
６μ、チャンネル長６μ、浮遊ゲート層１３とシリコン
基板１１との間の酸化膜の膜厚をａｏｏ人、浮遊ゲート
層１３と制御ゲート層１゛４との間の酸化膜厚を１４０
０人、浮遊ゲート層１３′と制御ゲート層１４との重な
り面積が６０μ２の浮遊ゲートを有するＭＯＳ）ランジ
スタについて説明する。本実施例では、 ＣＩは０．０
１１１ｐＦ、 ０２は０．０１２６ｐＦとなる。従来の
例では、Ｏｓ はドレイン拡散の横方向への広がり部
分と浮遊ゲート層との重なり容量であり、その値Ｍ−ｏ
、ｏｏｏｅｓｐｙ程度であるが、本実施例において、浮
遊ゲート層１３とドレイン領域１２との重なり面積’１
３００μ２とすると、 Ｏ５の値は０．１３２８９Ｆと
なる。
６μ、チャンネル長６μ、浮遊ゲート層１３とシリコン
基板１１との間の酸化膜の膜厚をａｏｏ人、浮遊ゲート
層１３と制御ゲート層１゛４との間の酸化膜厚を１４０
０人、浮遊ゲート層１３′と制御ゲート層１４との重な
り面積が６０μ２の浮遊ゲートを有するＭＯＳ）ランジ
スタについて説明する。本実施例では、 ＣＩは０．０
１１１ｐＦ、 ０２は０．０１２６ｐＦとなる。従来の
例では、Ｏｓ はドレイン拡散の横方向への広がり部
分と浮遊ゲート層との重なり容量であり、その値Ｍ−ｏ
、ｏｏｏｅｓｐｙ程度であるが、本実施例において、浮
遊ゲート層１３とドレイン領域１２との重なり面積’１
３００μ２とすると、 Ｏ５の値は０．１３２８９Ｆと
なる。
書き込みを行なうために、ドレイン領域１７および制御
ゲート層１４にそれぞれＶＤ：２５Ｖ、ＶＧ＝２６ｖの
電圧を印加する。浮遊ゲート層１３の電位は、浮遊ゲー
ト層１３中に電荷が存在しない場合について計算すると
、前述の式より、 ＶＦ＝２３Ｖとなり、従来の例の場
合の１３ｖにくらべ、シリコン基板１１と浮遊ゲート１
３との間の電界は強くなり、電子の注入効率が増大する
。一方消去を行なう場合には、ドレイン領域１７は、Ｖ
Ｄ＝０− ｖ、制御ゲート層１４１ｃハ、ＶＧ＝２５
Ｖｔ”印７ＪＩｌ −する。−浮遊ゲート層１３中の
電荷が存在しない場合について計算すると前述の式より
Ｖｙ＝２Ｖとなる。したがって浮遊ゲート層１３と制御
ゲート層１４との間の電位差は２３Ｖとなり、従来の例
の１２７にくらべ、浮遊ゲート層１３と制御ゲート層１
４との間の電界が強まるため、浮遊ゲート層１３中に電
子が存在すれば、制御ゲート層１４側に効率的に放出さ
れる。
ゲート層１４にそれぞれＶＤ：２５Ｖ、ＶＧ＝２６ｖの
電圧を印加する。浮遊ゲート層１３の電位は、浮遊ゲー
ト層１３中に電荷が存在しない場合について計算すると
、前述の式より、 ＶＦ＝２３Ｖとなり、従来の例の場
合の１３ｖにくらべ、シリコン基板１１と浮遊ゲート１
３との間の電界は強くなり、電子の注入効率が増大する
。一方消去を行なう場合には、ドレイン領域１７は、Ｖ
Ｄ＝０− ｖ、制御ゲート層１４１ｃハ、ＶＧ＝２５
Ｖｔ”印７ＪＩｌ −する。−浮遊ゲート層１３中の
電荷が存在しない場合について計算すると前述の式より
Ｖｙ＝２Ｖとなる。したがって浮遊ゲート層１３と制御
ゲート層１４との間の電位差は２３Ｖとなり、従来の例
の１２７にくらべ、浮遊ゲート層１３と制御ゲート層１
４との間の電界が強まるため、浮遊ゲート層１３中に電
子が存在すれば、制御ゲート層１４側に効率的に放出さ
れる。
第６図および第６図は１本発明の応用例である。
第６図はドレイン領域２３と浮遊ゲート層２４との重な
り容量を形成する部分が、ＭＯＳ）ランジスタのドレイ
ン領域の一部に形成されており、その他の部分では容量
を形成していない構造である。
り容量を形成する部分が、ＭＯＳ）ランジスタのドレイ
ン領域の一部に形成されており、その他の部分では容量
を形成していない構造である。
なお、２１はソース領域、２６は制御ゲート層である。
第６図は浮遊ゲート層２ｓ（ｉ−ＭＯＳトランジスタの
チャンネル領域外から拡張し、ドレイン領域２７と同一
の拡散領域上で重なり容量を形成した構造である。なお
２６はソース領域、２９は制御ゲート層である。
チャンネル領域外から拡張し、ドレイン領域２７と同一
の拡散領域上で重なり容量を形成した構造である。なお
２６はソース領域、２９は制御ゲート層である。
本発明の半導体記憶装置を用−て書き込みおより
び消去を行なわせた場合、従来の例にくらべて。
書き込み時間で６０％、消去時間では９０％の時間短縮
が可能となった。
が可能となった。
以上説明したように５本発明の半導体記憶装置は、情報
の書き込み、消去を高効率としうるばかジでなく、電気
的消去時の印加電圧が低くてよいため、半導体集積回路
化に好適である。なお１本発明は、Ｎチャンネル型浮遊
ケート付ＭＯ８）ランジスタの場合のみならず、Ｐチャ
ンネル型浮遊ケート付ＭＯ８）ランジスタについても有
効であり、また千尋体材料としてシリコンについて説明
した力ζシリコンに限るものではないことは言うまでも
ない。
の書き込み、消去を高効率としうるばかジでなく、電気
的消去時の印加電圧が低くてよいため、半導体集積回路
化に好適である。なお１本発明は、Ｎチャンネル型浮遊
ケート付ＭＯ８）ランジスタの場合のみならず、Ｐチャ
ンネル型浮遊ケート付ＭＯ８）ランジスタについても有
効であり、また千尋体材料としてシリコンについて説明
した力ζシリコンに限るものではないことは言うまでも
ない。
第１図は従来の浮遊ゲート付半導体記憶装置の断面図、
第２図は本発明における半導体記憶装置の一実施例の断
面図、第３図は本発明における半導体記憶装置の一実施
例の概略平面図、第４因は第２図、第３図における各電
極間の静電結合ｖｆ−表わした図、第６図、第６図は本
発明の応用例の概０ 略要耶平面図である。 １１０．・、・・半導体基板、２４．２８・・・・・・
浮遊ゲート層、１６・・・・・・ゲート酸化膜、１４，
２５．２９・・・・・・制御ゲート層、１６．２１．２
６・・・・・・ソース領域、１２．１？、２３．２７・
・・・・・ドレイン領域。 １８・・・・・・絶縁被膜、８，９，１０．１９〜２１
・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ １２図 ／２／ｌ 第３図 第４図 ４ １６ ７７ ／’１ 第 ５！！ｌ ［６図 囮
第２図は本発明における半導体記憶装置の一実施例の断
面図、第３図は本発明における半導体記憶装置の一実施
例の概略平面図、第４因は第２図、第３図における各電
極間の静電結合ｖｆ−表わした図、第６図、第６図は本
発明の応用例の概０ 略要耶平面図である。 １１０．・、・・半導体基板、２４．２８・・・・・・
浮遊ゲート層、１６・・・・・・ゲート酸化膜、１４，
２５．２９・・・・・・制御ゲート層、１６．２１．２
６・・・・・・ソース領域、１２．１？、２３．２７・
・・・・・ドレイン領域。 １８・・・・・・絶縁被膜、８，９，１０．１９〜２１
・・・・・・電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １ １２図 ／２／ｌ 第３図 第４図 ４ １６ ７７ ／’１ 第 ５！！ｌ ［６図 囮
Claims (2)
- （１）−導電型半導体基板上に１反対導電型のソースお
よびドレイン領域を形成し、同ソース、ドレイン間の半
導体表面上に絶縁膜を介して第１のゲート層を、さらに
同第１のゲート層上に絶縁膜を介して第２のゲート層を
重ねて形成した半導体記憶装置において、前記絶縁膜を
介して形成した半導体基板表面に前記第１のゲート層と
前記ドレイン領域との重なり部分の面積を、同第１のゲ
ート層上に前記絶縁膜を介して形成した第２のゲート層
と前記ドレイン領域との重なり面積に対して大きく設定
した構造を有することを特徴とする半導体記憶装置。 - （２）絶縁膜を介して形成した半導体式面に近いゲート
層と、ドレイン領域との重なり容量を形成する手段とし
て、該ゲート層の電極をトランジスタ領域外へ拡張し、
該ドレイン領域と同一の拡散層との間で容量を形成した
構造を有する特許請求の範囲第１項に記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111854A JPS5812367A (ja) | 1981-07-16 | 1981-07-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111854A JPS5812367A (ja) | 1981-07-16 | 1981-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812367A true JPS5812367A (ja) | 1983-01-24 |
Family
ID=14571820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111854A Pending JPS5812367A (ja) | 1981-07-16 | 1981-07-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939558A (en) * | 1985-09-27 | 1990-07-03 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| US5084745A (en) * | 1983-04-18 | 1992-01-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a floating gate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146569A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Semiconductor memory device |
| JPS54112181A (en) * | 1978-02-22 | 1979-09-01 | Mitsubishi Electric Corp | Nonvolatile semiconductor memory unit |
| JPS5621380A (en) * | 1979-07-27 | 1981-02-27 | Fujitsu Ltd | Photosemiconductor device |
-
1981
- 1981-07-16 JP JP56111854A patent/JPS5812367A/ja active Pending
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