JP2695881B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOS型半導体装置に係り、特に半導体基板
にこれと逆導電型の不純物拡散層が形成され、その拡散
層に少なくとも一部重なるようにゲート電極がパターン
形成された微細構造のMOS型半導体装置に関する。
にこれと逆導電型の不純物拡散層が形成され、その拡散
層に少なくとも一部重なるようにゲート電極がパターン
形成された微細構造のMOS型半導体装置に関する。
（従来の技術） 半導体基板にゲート絶縁膜を介してゲート電極を形成
した構造の半導体装置は、MOSトランジスタ単体を始
め、MOSトランジスタやMOSキャパシタを集積した各種集
積回路（論理集積回路やEPROM,EEPROM,MNOSROM,DRAMの
メモリ集積回路等）等多岐に渡る。これらのうち特に集
積回路においては、加工技術の進歩により素子の微細化
が進み、スケーリング則によってゲート絶縁膜は極めて
薄くなっている。この様な微細素子において最近、ゲー
ト直下の不純物拡散層内でツェナー現象によるリーク電
流の増大が大きい問題として注目されている。これは、
基板内拡散層のゲート絶縁膜との界面近傍で，ゲート絶
縁膜の薄膜化による強電界の影響で大きいディープ・デ
プレション状態が生じ、その結果価電子帯から伝導帯へ
の電子のトンネリング（ツェナー現象）が起こることに
よるものである。この新しいツェナー現象によるリーク
電流は、消費電力の増大をもたらし、また素子の信頼性
を低下させる。
した構造の半導体装置は、MOSトランジスタ単体を始
め、MOSトランジスタやMOSキャパシタを集積した各種集
積回路（論理集積回路やEPROM,EEPROM,MNOSROM,DRAMの
メモリ集積回路等）等多岐に渡る。これらのうち特に集
積回路においては、加工技術の進歩により素子の微細化
が進み、スケーリング則によってゲート絶縁膜は極めて
薄くなっている。この様な微細素子において最近、ゲー
ト直下の不純物拡散層内でツェナー現象によるリーク電
流の増大が大きい問題として注目されている。これは、
基板内拡散層のゲート絶縁膜との界面近傍で，ゲート絶
縁膜の薄膜化による強電界の影響で大きいディープ・デ
プレション状態が生じ、その結果価電子帯から伝導帯へ
の電子のトンネリング（ツェナー現象）が起こることに
よるものである。この新しいツェナー現象によるリーク
電流は、消費電力の増大をもたらし、また素子の信頼性
を低下させる。
しかしながらこれまでのところ、上述の新しいツェナ
ー現象によるリーク電流のゲート絶縁膜厚や不純物拡散
層の不純物濃度、あるいはゲートと拡散層間の電圧等に
対する依存性は良く理解されておらず、従って有効な対
策も立てられないというのが実状であった。
ー現象によるリーク電流のゲート絶縁膜厚や不純物拡散
層の不純物濃度、あるいはゲートと拡散層間の電圧等に
対する依存性は良く理解されておらず、従って有効な対
策も立てられないというのが実状であった。
例えば，上述したリーク電流のモデルとして従来提案
されているものに,C.Hu等のモデルがある。このモデル
は，不純物拡散層中の不純物濃度分布やバンド構造を考
慮しておらず，リーク電流Ｉを， Ｉ＝AEexp（−B/E） として定式化している。ここでA,Bは固定されたパラメ
ータであり,Eは拡散層内の電界であって，この電界はゲ
ート・拡散層間の印加電圧VDGとゲート絶縁膜の膜厚TOX
を用いて， Ｅ＝（VDG−1.2）/3TOX なる近似式で表わされるとしている。この従来モデルに
よると、ドレイン・ゲート間電圧VDGとドレイン電流ID
（即ち基板電流Isub）の関係は、ゲート絶縁膜の膜厚T
OXをパラメータとして第10図の一点鎖線のようになる。
第10図の実線は実測値であり，上式のパラメータA,Bを
合わせ込んだとしても、従来モデルでは高々VDGの１〜2
Vの範囲でしか実測値と一致しない。従ってこの従来モ
デルでは，新しいツェナー現象によるリーク電流を抑制
するデバイスの設計指針は得られない。
されているものに,C.Hu等のモデルがある。このモデル
は，不純物拡散層中の不純物濃度分布やバンド構造を考
慮しておらず，リーク電流Ｉを， Ｉ＝AEexp（−B/E） として定式化している。ここでA,Bは固定されたパラメ
ータであり,Eは拡散層内の電界であって，この電界はゲ
ート・拡散層間の印加電圧VDGとゲート絶縁膜の膜厚TOX
を用いて， Ｅ＝（VDG−1.2）/3TOX なる近似式で表わされるとしている。この従来モデルに
よると、ドレイン・ゲート間電圧VDGとドレイン電流ID
（即ち基板電流Isub）の関係は、ゲート絶縁膜の膜厚T
OXをパラメータとして第10図の一点鎖線のようになる。
第10図の実線は実測値であり，上式のパラメータA,Bを
合わせ込んだとしても、従来モデルでは高々VDGの１〜2
Vの範囲でしか実測値と一致しない。従ってこの従来モ
デルでは，新しいツェナー現象によるリーク電流を抑制
するデバイスの設計指針は得られない。
（発明が解決しようとする課題） 以上のように、微細MOS構造のゲート直下の拡散層で
の新しいリーク電流が問題になっているが、未だその定
量的説明はされていない。これは微細MOS素子を更に高
集積化する上で障害になっていた。
の新しいリーク電流が問題になっているが、未だその定
量的説明はされていない。これは微細MOS素子を更に高
集積化する上で障害になっていた。
本発明は上記の点に鑑み、ツェナー現象によるリーク
電流を効果的に低減して素子の微細化を図り得るMOS型
半導体装置を提供することを目的とする。
電流を効果的に低減して素子の微細化を図り得るMOS型
半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明者等は、半導体基板に形成された不純物拡散層
とこの上に重なるゲート電極を有する有するMOS構造に
おいて、空乏近似と拡散層の不純物分布を考慮し、拡散
層中の電界およびバンド間トンネリング領域を求め、更
に２バンド理論を用いて単位時間，単位体積当りのバン
ド間トンネリング確率を求めた。そしてその結果に基づ
いて、拡散層内のディープ・デプレション状態によるツ
ェナー現象に起因するリーク電流の、ゲート絶縁膜厚，
拡散層の不純物濃度およびゲートと拡散層間電圧に対す
る依存性を定式化した。
とこの上に重なるゲート電極を有する有するMOS構造に
おいて、空乏近似と拡散層の不純物分布を考慮し、拡散
層中の電界およびバンド間トンネリング領域を求め、更
に２バンド理論を用いて単位時間，単位体積当りのバン
ド間トンネリング確率を求めた。そしてその結果に基づ
いて、拡散層内のディープ・デプレション状態によるツ
ェナー現象に起因するリーク電流の、ゲート絶縁膜厚，
拡散層の不純物濃度およびゲートと拡散層間電圧に対す
る依存性を定式化した。
即ち本発明は、第１導電型半導体基板に第２導電型の
不純物拡散層が形成され、この基板上にゲート絶縁膜を
介して少なくとも一部が前記不純物拡散層に重なるよう
にゲート電極が形成されたMOS型半導体装置において、
前記不純物拡散層内でのディープ・デプレション状態に
よるバンド間トンネリングに起因する下記式で表わされ
るリーク電流Ｉが許容リーク電流値以下になるようにゲ
ート絶縁膜の膜厚と不純物拡散層の不純物濃度を設定し
たことを特徴とする。
不純物拡散層が形成され、この基板上にゲート絶縁膜を
介して少なくとも一部が前記不純物拡散層に重なるよう
にゲート電極が形成されたMOS型半導体装置において、
前記不純物拡散層内でのディープ・デプレション状態に
よるバンド間トンネリングに起因する下記式で表わされ
るリーク電流Ｉが許容リーク電流値以下になるようにゲ
ート絶縁膜の膜厚と不純物拡散層の不純物濃度を設定し
たことを特徴とする。
但し、∫dSは半導体表面に対して垂直方向から見てゲ
ートと拡散層が重なりあっている領域の面積積分、ｅは
電子の電荷量、Ｐ（Ｅ）は不純物拡散層内の電界Ｅの函
数としてのトンネル確率であり,E1は不純物拡散層内の
ゲート絶縁膜界面部での電界,E2は不純物拡散層内部の
価電子帯と伝導帯のポテンシャル・エネルギーが等しく
なる点での電界、εＳは半導体の誘電率、Vdはバンドベ
ンディング量、N0は不純物拡散層の不純物濃度である。
ートと拡散層が重なりあっている領域の面積積分、ｅは
電子の電荷量、Ｐ（Ｅ）は不純物拡散層内の電界Ｅの函
数としてのトンネル確率であり,E1は不純物拡散層内の
ゲート絶縁膜界面部での電界,E2は不純物拡散層内部の
価電子帯と伝導帯のポテンシャル・エネルギーが等しく
なる点での電界、εＳは半導体の誘電率、Vdはバンドベ
ンディング量、N0は不純物拡散層の不純物濃度である。
（作用） 本発明によれば、上述のような新しい指針に基づいて
ゲート絶縁膜厚と不純物濃度の制限を満たすことによ
り、微細構造のMOS素子でのツェナー現象によるリーク
電流を抑制し、もって消費電力の低減と素子の信頼性向
上を図ることができる。
ゲート絶縁膜厚と不純物濃度の制限を満たすことによ
り、微細構造のMOS素子でのツェナー現象によるリーク
電流を抑制し、もって消費電力の低減と素子の信頼性向
上を図ることができる。
（実施例） 具体的な実施例に先だって，本発明でのリーク電流モ
デルについて少し詳しく説明する。
デルについて少し詳しく説明する。
第１図は,MOS型半導体装置の基本構造を示す。ここで
はｐ型Si基板11にゲート絶縁膜14を介してゲート電極15
が形成され、ゲート電極15と一部オーバーラップするよ
うにドレイン，ソース拡散層12,13が形成されている。
この構造において，ドレイン・ゲート間電圧VDGが印加
された時，ゲート絶縁膜が極めて薄い場合にはドレイン
層12内にディープ・デプレション状態が生じ，これに起
因してバンド間トンネル電流が流れる。そのバンド・ベ
ンディングの様子は第９図に示した。第９図に示すよう
ドレイン拡散層内の電界強度が大きくなると、バンドの
曲りが大きくなり，トンネル電流が流れる。ここで，ト
ンネル確率は拡散層内の電界強度Ｅの函数でＰ（Ｅ）と
表わされ，ゲート・ドレインのオーバーラップ部のトン
ネル電流Ｉは，電子の電荷をｅとして， となる。従ってこれを許容リーク電流I0以下に押さえれ
ばよいことになる。トンネル確率Ｐ（Ｅ）は， と表わされる。ｈはプランク定数,m＊は電子の有効質
量,Egは半導体の禁制帯幅である。拡散層内の電界強度
Ｅは，拡散層の不純物濃度N0,ゲート絶縁膜厚TOXおよび
ゲート・ドレイン間電圧VDGの函数であり，ドレイン・
ゲート間電圧がゲート絶縁膜と拡散層内に形成される空
乏層により分圧されて得られるものとして，次の方程式
の解として求まる。
はｐ型Si基板11にゲート絶縁膜14を介してゲート電極15
が形成され、ゲート電極15と一部オーバーラップするよ
うにドレイン，ソース拡散層12,13が形成されている。
この構造において，ドレイン・ゲート間電圧VDGが印加
された時，ゲート絶縁膜が極めて薄い場合にはドレイン
層12内にディープ・デプレション状態が生じ，これに起
因してバンド間トンネル電流が流れる。そのバンド・ベ
ンディングの様子は第９図に示した。第９図に示すよう
ドレイン拡散層内の電界強度が大きくなると、バンドの
曲りが大きくなり，トンネル電流が流れる。ここで，ト
ンネル確率は拡散層内の電界強度Ｅの函数でＰ（Ｅ）と
表わされ，ゲート・ドレインのオーバーラップ部のトン
ネル電流Ｉは，電子の電荷をｅとして， となる。従ってこれを許容リーク電流I0以下に押さえれ
ばよいことになる。トンネル確率Ｐ（Ｅ）は， と表わされる。ｈはプランク定数,m＊は電子の有効質
量,Egは半導体の禁制帯幅である。拡散層内の電界強度
Ｅは，拡散層の不純物濃度N0,ゲート絶縁膜厚TOXおよび
ゲート・ドレイン間電圧VDGの函数であり，ドレイン・
ゲート間電圧がゲート絶縁膜と拡散層内に形成される空
乏層により分圧されて得られるものとして，次の方程式
の解として求まる。
COXTOXE＝CS（VDG−TOXE） COXはゲート絶縁膜の単位面積当りの容量,CSは空乏層
の単位面積当りの容量であり，それぞれ次式で表わされ
る。
の単位面積当りの容量であり，それぞれ次式で表わされ
る。
ここで，εOX,εＳはそれぞれゲート絶縁膜，半導体
の誘電率であり,Na,Ndはそれぞれ拡散層のアクセプタ，
ドナー濃度であり、φｂはゲート電極と半導体の仕事函
数の差である。
の誘電率であり,Na,Ndはそれぞれ拡散層のアクセプタ，
ドナー濃度であり、φｂはゲート電極と半導体の仕事函
数の差である。
積分範囲の電界強度E1,E2は，第９図におけるｘ＝0,x
0位置での価電子帯の傾きとして定義され，拡散層内の
バンド・ベンディング量をVdとしてそれぞれ次式で表わ
される。
0位置での価電子帯の傾きとして定義され，拡散層内の
バンド・ベンディング量をVdとしてそれぞれ次式で表わ
される。
以上のように本発明において定式化されたモデルによ
るリーク電流は，第10図に破線で示す通りであり，実測
値を非常に良く説明できていることが分る。この実測お
よび計算結果はいずれも，ゲート酸化膜厚120〜200Å,S
DG幅50μm,チャネル長20μm,拡散層（不純物種As）のイ
オン注入加速電圧35keV,ドーズ量1.8×1013/cm2の条件
のMOSFETについてのものである。従って本発明のモデル
から求まるパラメータは，今後の微細素子設計に重要な
指針を与えることになる。
るリーク電流は，第10図に破線で示す通りであり，実測
値を非常に良く説明できていることが分る。この実測お
よび計算結果はいずれも，ゲート酸化膜厚120〜200Å,S
DG幅50μm,チャネル長20μm,拡散層（不純物種As）のイ
オン注入加速電圧35keV,ドーズ量1.8×1013/cm2の条件
のMOSFETについてのものである。従って本発明のモデル
から求まるパラメータは，今後の微細素子設計に重要な
指針を与えることになる。
第１図のMOSFETにおいて，ゲート絶縁膜14をTOX＝100
Åの熱酸化膜とした時の，リーク電流の不純物濃度依存
性を第２図に示す。第３図には，ドレインに5Vを印加し
た時のリーク電流が10-12［A/μm2］以下になるゲート
酸化膜厚と拡散層の不純物濃度の関係を示す。図の斜線
で示す領域の外でリーク電流10-12［A/μm2］以下が得
られる。ゲート酸化膜厚が60〜100Å，拡散層の不純物
濃度が1018〜1019［/cm3］ではリークが生じ易いのでこ
の範囲を除いて素子設計することが望ましい。
Åの熱酸化膜とした時の，リーク電流の不純物濃度依存
性を第２図に示す。第３図には，ドレインに5Vを印加し
た時のリーク電流が10-12［A/μm2］以下になるゲート
酸化膜厚と拡散層の不純物濃度の関係を示す。図の斜線
で示す領域の外でリーク電流10-12［A/μm2］以下が得
られる。ゲート酸化膜厚が60〜100Å，拡散層の不純物
濃度が1018〜1019［/cm3］ではリークが生じ易いのでこ
の範囲を除いて素子設計することが望ましい。
本発明はDRAMのキャパシタ部にも有効である。トレン
チ・キャパシタ構造のDRAMセルは，例えば第４図のよう
に構成される。ｐ型Si基板のキャパシタ領域に溝２を掘
り，ここにゲート絶縁膜（キャパシタ絶縁膜）23を介し
てゲート電極（キャパシタ電極）24が埋め込まれる。溝
内壁にはｎ型拡散層25が形成される。このキャパシタに
隣接してゲート絶縁膜26を介してゲート電極27が形成さ
れ、ゲート電極27に自己整合されてソース，ドレイン拡
散層281,282が形成される。1MビットDRAMあるいはそれ
以上の高密度DRAMでは，大きい容量を確保するためにキ
ャパシタ絶縁膜23は150Å以下が望ましい。DRAMは通常5
V電源で用いられる。従ってこの様なDRAMのキャパシタ
では，キャパシタ絶縁膜厚が150Å以下で且つその膜厚
とｎ型拡散層25の不純物濃度を第３図の斜線で示される
範囲外に設定することが好ましい。
チ・キャパシタ構造のDRAMセルは，例えば第４図のよう
に構成される。ｐ型Si基板のキャパシタ領域に溝２を掘
り，ここにゲート絶縁膜（キャパシタ絶縁膜）23を介し
てゲート電極（キャパシタ電極）24が埋め込まれる。溝
内壁にはｎ型拡散層25が形成される。このキャパシタに
隣接してゲート絶縁膜26を介してゲート電極27が形成さ
れ、ゲート電極27に自己整合されてソース，ドレイン拡
散層281,282が形成される。1MビットDRAMあるいはそれ
以上の高密度DRAMでは，大きい容量を確保するためにキ
ャパシタ絶縁膜23は150Å以下が望ましい。DRAMは通常5
V電源で用いられる。従ってこの様なDRAMのキャパシタ
では，キャパシタ絶縁膜厚が150Å以下で且つその膜厚
とｎ型拡散層25の不純物濃度を第３図の斜線で示される
範囲外に設定することが好ましい。
本発明は浮遊ゲート構造のメモリ装置にも適用でき
る。第５図は，トンネル注入型のE2PROMメモリセルであ
る。ｐ型Si基板31に，第１ゲート絶縁膜341を介して浮
遊ゲート35が形成され，更に第２ゲート絶縁膜342を介
して制御ゲート36が形成されている。これらのゲート領
域に一部オーバーラップする形でソース，ドレイン拡散
層32,33が形成されている。このE2PROMセルでは，ドレ
イン拡散層32と制御ゲート36間に高電圧のプログラム・
パルスを印加してドレイン拡散層または基板領域と浮遊
ゲート35の間で電荷の授受を行うことで，データ書込み
および消去が行われる。
る。第５図は，トンネル注入型のE2PROMメモリセルであ
る。ｐ型Si基板31に，第１ゲート絶縁膜341を介して浮
遊ゲート35が形成され，更に第２ゲート絶縁膜342を介
して制御ゲート36が形成されている。これらのゲート領
域に一部オーバーラップする形でソース，ドレイン拡散
層32,33が形成されている。このE2PROMセルでは，ドレ
イン拡散層32と制御ゲート36間に高電圧のプログラム・
パルスを印加してドレイン拡散層または基板領域と浮遊
ゲート35の間で電荷の授受を行うことで，データ書込み
および消去が行われる。
この様なE2PROMにおいて，ドレイン・ゲート間電圧V
DG＝18Vとして許容リーク電流をI0＝10-10A/μm2とする
と，本発明のモデルによれば，第１ゲート絶縁膜の膜厚
TOXとドレイン拡散層の不純物濃度N0の関係が第６図に
示す斜線領域の外でその条件を満たす。トンネル注入型
であるから第１ゲート絶縁膜341は，電界10MV/cmで膜厚
150Å以下が必要である。従って第６図で，破線で示す
膜厚150Å以下でかつ斜線領域の外部に膜厚と不純物濃
度を設定することが望ましい。トンネル注入型のEPROM
に対しても同様の条件に設定することが望ましい。
DG＝18Vとして許容リーク電流をI0＝10-10A/μm2とする
と，本発明のモデルによれば，第１ゲート絶縁膜の膜厚
TOXとドレイン拡散層の不純物濃度N0の関係が第６図に
示す斜線領域の外でその条件を満たす。トンネル注入型
であるから第１ゲート絶縁膜341は，電界10MV/cmで膜厚
150Å以下が必要である。従って第６図で，破線で示す
膜厚150Å以下でかつ斜線領域の外部に膜厚と不純物濃
度を設定することが望ましい。トンネル注入型のEPROM
に対しても同様の条件に設定することが望ましい。
第７図は，アバランシェ注入型のEPROMメモリセルで
ある。ｎ型Si基板41に，ゲート絶縁膜42を介して浮遊ゲ
ート43が形成され，このゲート領域に一部オーバーラッ
プする形でドレイン，ソース拡散層44,45が形成されて
いる。このEPROMセルでは，ドレイン拡散層44に高電圧
のプログラム・パルスを印加してアバランシェを起こし
て発生したホットエレクトロンを浮遊ゲート43に注入す
ることで，データ書込みが行われる。
ある。ｎ型Si基板41に，ゲート絶縁膜42を介して浮遊ゲ
ート43が形成され，このゲート領域に一部オーバーラッ
プする形でドレイン，ソース拡散層44,45が形成されて
いる。このEPROMセルでは，ドレイン拡散層44に高電圧
のプログラム・パルスを印加してアバランシェを起こし
て発生したホットエレクトロンを浮遊ゲート43に注入す
ることで，データ書込みが行われる。
この様なEPROMにおいて，ドレイン・浮遊ゲート間電
圧VDG＝12Vとして，許容リーク電流をI0＝10-10A/μm2
とすると，本発明のモデルによれば，ゲート絶縁膜の膜
厚TOXとドレイン拡散層の不純物濃度N0の関係が第８図
に示す斜線領域の外でその条件を満たす。ゲート絶縁膜
42の好ましい膜厚を150Å以下とすると，第８図で，破
線で示す膜厚150Å以下でかつ斜線領域の外部に膜厚と
不純物濃度を設定することが望ましい。
圧VDG＝12Vとして，許容リーク電流をI0＝10-10A/μm2
とすると，本発明のモデルによれば，ゲート絶縁膜の膜
厚TOXとドレイン拡散層の不純物濃度N0の関係が第８図
に示す斜線領域の外でその条件を満たす。ゲート絶縁膜
42の好ましい膜厚を150Å以下とすると，第８図で，破
線で示す膜厚150Å以下でかつ斜線領域の外部に膜厚と
不純物濃度を設定することが望ましい。
［発明の効果］ 以上述べたように本発明にれば，ゲート電極と重なる
不純物拡散層での電圧印加時のディープ・デプレション
状態によるバンド間トンネル電流を所定の許容電流以下
になるようにゲート絶縁膜厚と不純物拡散層濃度を設定
することにより，微細構造のMOS素子での消費電力低減
と信頼性向上を図ることができる。
不純物拡散層での電圧印加時のディープ・デプレション
状態によるバンド間トンネル電流を所定の許容電流以下
になるようにゲート絶縁膜厚と不純物拡散層濃度を設定
することにより，微細構造のMOS素子での消費電力低減
と信頼性向上を図ることができる。
第１図は本発明の実施例によるMOSFETを示す図，第２図
はそのドレイン拡散層濃度とリーク電流の関係を示す
図，第３図は同じく許容リーク電流とゲート絶縁膜厚お
よび不純物濃度との関係を示す図，第４図はDRAMセルを
示す図，第５図はE2PROMセルを示す図，第６図はこのE2
PROMについての許容リーク電流とゲート絶縁膜厚および
不純物濃度の関係を示す図，第７図はEPROMセルを示す
図，第８図はこのEPROMについての許容リーク電流とゲ
ート絶縁膜厚およひ不純物濃度の関係を示す図，第９図
は本発明のモデルを説明するためのバンド図，第10図は
本発明のモデルによるリーク電流特性を従来モデルおよ
び実測値と比較して示す図である。 11……ｐ型Si基板,12,13……ドレイン，ソース拡散層,1
4……ゲート絶縁膜,15……ゲート電極,21……ｐ型Si基
板,22……溝,23……キャパシタ絶縁膜,24……キャパシ
タ電極,25……ｎ型拡散層,26……ゲート絶縁膜,27……
ゲート電極,281,282……ソース，ドレイン拡散層,31…
…ｐ型Si基板,32,33……ドレイン，ソース拡散層,34…
…ゲート絶縁膜,35……浮遊ゲート,36……制御ゲート,4
1……ｎ型基板,42,43……ドレイン，ソース拡散層,43…
…ゲート絶縁膜,44……ゲート電極。
はそのドレイン拡散層濃度とリーク電流の関係を示す
図，第３図は同じく許容リーク電流とゲート絶縁膜厚お
よび不純物濃度との関係を示す図，第４図はDRAMセルを
示す図，第５図はE2PROMセルを示す図，第６図はこのE2
PROMについての許容リーク電流とゲート絶縁膜厚および
不純物濃度の関係を示す図，第７図はEPROMセルを示す
図，第８図はこのEPROMについての許容リーク電流とゲ
ート絶縁膜厚およひ不純物濃度の関係を示す図，第９図
は本発明のモデルを説明するためのバンド図，第10図は
本発明のモデルによるリーク電流特性を従来モデルおよ
び実測値と比較して示す図である。 11……ｐ型Si基板,12,13……ドレイン，ソース拡散層,1
4……ゲート絶縁膜,15……ゲート電極,21……ｐ型Si基
板,22……溝,23……キャパシタ絶縁膜,24……キャパシ
タ電極,25……ｎ型拡散層,26……ゲート絶縁膜,27……
ゲート電極,281,282……ソース，ドレイン拡散層,31…
…ｐ型Si基板,32,33……ドレイン，ソース拡散層,34…
…ゲート絶縁膜,35……浮遊ゲート,36……制御ゲート,4
1……ｎ型基板,42,43……ドレイン，ソース拡散層,43…
…ゲート絶縁膜,44……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】第１導電型半導体基板に第２導電型の不純
物拡散層が形成され、この基板上にゲート絶縁膜を介し
て少なくとも一部が前記不純物拡散層に重なるようにゲ
ート電極が形成されたMOS型半導体装置において、ドレ
イン・ゲート間に所定電圧が印加された動作時の前記不
純物拡散層内でのディープ・デプレション状態のバンド
間トンネリングに起因する下記式で表わされるリークＩ
が許容リーク電流以下になるように、ゲート絶縁膜の膜
厚と不純物拡散層の不純物濃度を設定したことを特徴と
するMOS型半導体装置。 但し、∫dSは半導体表面に対して垂直方向から見てゲー
ト電極と不純物拡散層が重なる領域の面積積分、ｅは電
子の電荷量、Ｐ（Ｅ）は不純物拡散層内のバンドベンデ
ィングによる電界Ｅの函数であるトンネル確率であり、
E1は不純物拡散層内のゲート絶縁膜界面部での電界、E2
は同じく不純物拡散層内で価電子帯と伝導帯とが同じポ
テンシャル・エネルギーを持つ点の電界、εＳは半導体
の誘電率,Vdはバンドベンディング量、N0は不純物拡散
層の不純物濃度である。 - 【請求項２】第１導電型半導体基板に第２導電型の不純
物拡散層が形成され、この基板上にゲート絶縁膜を介し
て少なくとも一部が前記不純物拡散層に重なるように電
荷蓄積層と制御ゲートが積層形成された不揮発性メモリ
セルを有するMOS型半導体装置において、ドレイン・ゲ
ート間に所定電圧が印加された動作時の前記不純物拡散
層内でのディープ・デプレション状態のバンド間トンネ
リングに起因する下記式で表わされるリーク電流Ｉが許
容リーク電流値以下となるように、ゲート絶縁膜の膜厚
と不純物拡散層の不純物濃度を設定したことを特徴とす
るMOS型半導体装置。 但し、∫dSは半導体表面に対して垂直方向から見てゲー
ト電極と不純物拡散層が重なる領域の面積積分、ｅは電
子の電荷量、Ｐ（Ｅ）は不純物拡散層内のバンドベンデ
ィングによる電界Ｅの函数であるトンネル確率であり、
E1は不純物拡散層内のゲート絶縁膜界面部での電界、E2
は同じく不純物拡散層内で価電子帯と伝導帯とが同じポ
テンシャル・エネルギーを持つ点の電界、εＳは半導体
の誘電率、Vdはバンドベンディング量、N0は不純物拡散
層の不純物濃度である。 - 【請求項３】ゲート絶縁膜の膜厚が150Å以下である請
求項１または２の記載のMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311293A JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311293A JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156675A JPH02156675A (ja) | 1990-06-15 |
| JP2695881B2 true JP2695881B2 (ja) | 1998-01-14 |
Family
ID=18015389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311293A Expired - Fee Related JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695881B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (en) | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| CN102651365B (zh) * | 2011-02-25 | 2015-03-11 | 晶豪科技股份有限公司 | 集成电路结构 |
-
1988
- 1988-12-09 JP JP63311293A patent/JP2695881B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156675A (ja) | 1990-06-15 |
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