JPH02156675A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH02156675A JPH02156675A JP63311293A JP31129388A JPH02156675A JP H02156675 A JPH02156675 A JP H02156675A JP 63311293 A JP63311293 A JP 63311293A JP 31129388 A JP31129388 A JP 31129388A JP H02156675 A JPH02156675 A JP H02156675A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、Ｍ ＯＳ型半導体装置に係り、特に半導体基
板にこれと逆導電型の不純物拡散層が形成され、この拡
散層に少なくとも一部重なるようにゲート電極がパター
ン形成された微細構造のＭＯ５型半導体装置に関する。
板にこれと逆導電型の不純物拡散層が形成され、この拡
散層に少なくとも一部重なるようにゲート電極がパター
ン形成された微細構造のＭＯ５型半導体装置に関する。
（従来の技術）
半導体基板にゲート絶縁膜を介してゲート電極を形成し
た構造の半導体装置は、ＭＯＳトランジスタ単体を始め
、ＭＯＳトランジスタやＭＯＳキャパシタを集積した各
種集積回路（論理集積回路やＥＰＲＯＭ、ＥＥＰＲＯＭ
、ＭＮＯ３ＲＯＭ。
た構造の半導体装置は、ＭＯＳトランジスタ単体を始め
、ＭＯＳトランジスタやＭＯＳキャパシタを集積した各
種集積回路（論理集積回路やＥＰＲＯＭ、ＥＥＰＲＯＭ
、ＭＮＯ３ＲＯＭ。
ＤＲＡＭのメモリ集積口路等）等多岐に渡る。これらの
うち特に集積回路においては、加工技術の進歩により素
子の微細化が進み、スケーリング則によってゲート絶縁
膜は極めて薄くなっている。
うち特に集積回路においては、加工技術の進歩により素
子の微細化が進み、スケーリング則によってゲート絶縁
膜は極めて薄くなっている。
この様な微細素子において最近、ゲート直下の不純物拡
散層内でツェナー現象によるリーク電流の増大が大きい
問題として注目されている。これは、基板内拡散層のゲ
ート絶縁膜との界面近傍で、ゲート絶縁膜の薄膜化によ
る強電界の影響で大きいディープ・デプレション状態が
生じ、その結果価電子帯から伝導帯への電子のトンネル
確率（ツェナー現象）が起こることによるものである。
散層内でツェナー現象によるリーク電流の増大が大きい
問題として注目されている。これは、基板内拡散層のゲ
ート絶縁膜との界面近傍で、ゲート絶縁膜の薄膜化によ
る強電界の影響で大きいディープ・デプレション状態が
生じ、その結果価電子帯から伝導帯への電子のトンネル
確率（ツェナー現象）が起こることによるものである。
この噺しいツェナー現象によるリーク電流は、消費電力
の増大をもたらし、また素子の信頼性を低下させる。
の増大をもたらし、また素子の信頼性を低下させる。
しかしながらこれまでのところ、上述の新しいツェナー
現象によるリーク電流のゲート絶縁膜厚や不純物拡散層
の不純物濃度、あるいはゲートと拡散層間の電圧等に対
する依存性は良く理解されておらず、従って有効な対策
も立てられないというのが実状であった。
現象によるリーク電流のゲート絶縁膜厚や不純物拡散層
の不純物濃度、あるいはゲートと拡散層間の電圧等に対
する依存性は良く理解されておらず、従って有効な対策
も立てられないというのが実状であった。
例えば、上述したリーク電流のモデルとして従来提案さ
れているものに、Ｃ，Ｈｕ等のモデルがある。このモデ
ルは、不純物拡散層中の不純物濃度分布やパン１４構造
を考慮しておらず、リーク電流■を。
れているものに、Ｃ，Ｈｕ等のモデルがある。このモデ
ルは、不純物拡散層中の不純物濃度分布やパン１４構造
を考慮しておらず、リーク電流■を。
１−ＡＥｃｘｐ （−Ｂ／Ｅ）
として定式化している。ここでＡ、Ｂは固定されたパラ
メータであり、Ｅは拡散層内の電界であって、この電界
はゲート・拡散層間の印加電圧ＶＯＣとゲート絶縁膜の
膜厚Ｔ。Ｘを用いて。
メータであり、Ｅは拡散層内の電界であって、この電界
はゲート・拡散層間の印加電圧ＶＯＣとゲート絶縁膜の
膜厚Ｔ。Ｘを用いて。
Ｅ ＝ （Ｖ ｏｃ １．２ ） ／ ３Ｔ ｏｘな
る近似式で表わされるとしている。この従来モデルによ
ると、ドレイン・ゲート間電圧ＶＤＧとドレイン電流１
ｏ （即ち基板電流１ ｓｕｂ ）の関係は、ゲート
絶縁膜の膜厚Ｔｏｘをパラメータとして第１０図の一点
鎖線のようになる。第１０図の実線は実測値であり、上
式のパラメータＡ、Ｂを合わせ込んだとしても、従来モ
デルでは高々ｖＤＧの１〜２■の範囲でしか実測値と一
致しない。従ってこの従来モデルでは、新しいツェナー
現象によるリーク電流を抑制するデバイスの設計指針は
得られない。
る近似式で表わされるとしている。この従来モデルによ
ると、ドレイン・ゲート間電圧ＶＤＧとドレイン電流１
ｏ （即ち基板電流１ ｓｕｂ ）の関係は、ゲート
絶縁膜の膜厚Ｔｏｘをパラメータとして第１０図の一点
鎖線のようになる。第１０図の実線は実測値であり、上
式のパラメータＡ、Ｂを合わせ込んだとしても、従来モ
デルでは高々ｖＤＧの１〜２■の範囲でしか実測値と一
致しない。従ってこの従来モデルでは、新しいツェナー
現象によるリーク電流を抑制するデバイスの設計指針は
得られない。
（発明が解決しようとする課題）
以上のように、微細ＭＯ５構造のゲート直下の拡散層で
の新しいリーク電流が問題になっているが、未だその定
量的説明はなされていない。これは微細ＭＯ３素子を更
に高集積化する上で障害になっていた。
の新しいリーク電流が問題になっているが、未だその定
量的説明はなされていない。これは微細ＭＯ３素子を更
に高集積化する上で障害になっていた。
本発明は上記の点に鑑み、ツェナー現象によるリーク電
流を効果的に低減して素子の微細化を図り得るＭＯ８型
半導体装置を提供することを目的とする。
流を効果的に低減して素子の微細化を図り得るＭＯ８型
半導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明者等は、半導体基板に形成された不純物拡散層と
この上に重なるゲート電極を有する有するＭＯ８構造に
おいて、空乏近似と拡散層の不純物分布を考慮し、拡散
層中の電界およびバンド間トンネリング領域を求め、更
に２バンド理論を用いて単位時間、単位体積当りのバン
ド間トンネリング確率を求めた。そしてその結果に基づ
いて、拡散層内のディープ・デプレション状態によるツ
ェナー現象に起因するリーク電流の、ゲート絶縁膜厚、
拡散層の不純物濃度およびゲートと拡散層間電圧に対す
る依存性を定式化した。
この上に重なるゲート電極を有する有するＭＯ８構造に
おいて、空乏近似と拡散層の不純物分布を考慮し、拡散
層中の電界およびバンド間トンネリング領域を求め、更
に２バンド理論を用いて単位時間、単位体積当りのバン
ド間トンネリング確率を求めた。そしてその結果に基づ
いて、拡散層内のディープ・デプレション状態によるツ
ェナー現象に起因するリーク電流の、ゲート絶縁膜厚、
拡散層の不純物濃度およびゲートと拡散層間電圧に対す
る依存性を定式化した。
即ち本発明は、第１導電型半導体基板に第２導電型の不
純物拡散層が形成され、この基板上にゲート絶縁膜を介
して少なくとも一部が前記不純物拡散層に重なるように
ゲート電極が形成されたＭＯ８型半導体装置において、
前記不純物拡散層内でのディープ・デプレション状態に
よるバンド間トンネル確率に起因する下記式で表わされ
るリク電流Ｉが許容リーク電流値以下になるようにゲー
ト絶縁膜の膜厚と不純物拡散層の不純物濃度を設定した
ことを特徴とする。
純物拡散層が形成され、この基板上にゲート絶縁膜を介
して少なくとも一部が前記不純物拡散層に重なるように
ゲート電極が形成されたＭＯ８型半導体装置において、
前記不純物拡散層内でのディープ・デプレション状態に
よるバンド間トンネル確率に起因する下記式で表わされ
るリク電流Ｉが許容リーク電流値以下になるようにゲー
ト絶縁膜の膜厚と不純物拡散層の不純物濃度を設定した
ことを特徴とする。
但し、ｆｄＳは基板表面に対して垂直方向から見てゲー
トと拡散層が重なりあっている領域の面積積分、ｅは電
子の電荷量、Ｐ （Ｅ）は不純物拡散層内の電界Ｅの函
数としてのトンネル確率であり＋Ｅｌは不純物拡散層の
ゲート絶縁膜界面部での電界、Ｅ２は不純物拡散層内部
の価電子帯と伝導帯のポテンシャル・エネルギーが等し
くなる点での電界、εＳは半導体の誘電率、Ｖｄはバン
ドベンディング量、Ｎｏは不純物拡散層の不純物濃度で
ある。
トと拡散層が重なりあっている領域の面積積分、ｅは電
子の電荷量、Ｐ （Ｅ）は不純物拡散層内の電界Ｅの函
数としてのトンネル確率であり＋Ｅｌは不純物拡散層の
ゲート絶縁膜界面部での電界、Ｅ２は不純物拡散層内部
の価電子帯と伝導帯のポテンシャル・エネルギーが等し
くなる点での電界、εＳは半導体の誘電率、Ｖｄはバン
ドベンディング量、Ｎｏは不純物拡散層の不純物濃度で
ある。
（作用）
本発明によれば、上述のような新旧い指針に基づいてゲ
ート絶縁膜厚と不純物濃度の制限を満たすことにより、
微細構造のＭＯ３素子でのツェナー現象によるリーク電
流を抑制し、もって消費電力の低減と素子の信頼性向上
を図ることができる。
ート絶縁膜厚と不純物濃度の制限を満たすことにより、
微細構造のＭＯ３素子でのツェナー現象によるリーク電
流を抑制し、もって消費電力の低減と素子の信頼性向上
を図ることができる。
（実施例）
具体的な実施例に先だって１本発明でのり−り７［１ｆ
ｆｌモデルについて少し詳しく説明する。
ｆｌモデルについて少し詳しく説明する。
第１図は、ＭＯ３型半導体装置の基本構造を示す。ここ
ではｐ型Ｓｉ基板１１にゲート絶縁膜１４を介してゲー
ト電極１５が形成され、ゲート電極１５と一部オーバー
ラップするようにドレイン、ソース拡散層１２．１３が
形成されている。この構造において、ドレイン・ゲート
間電圧ＶＤＧが印加された時、ゲート絶縁膜が極めて薄
い場合にはドレイン層１２内にディープ拳デプレション
状態が生じ、これに起因してバンド間トンネル電流が流
れる。そのバンド・ベンディングの様子は第９図に示し
た。第９図に示すようドレイン拡散層内の電界強度が大
きくなると、バンドの曲りが大きくなり、トンネル電流
が流れる。ここで、トンネル確率は拡散層内の電界強度
Ｅの函数でＰ （Ｅ）と表わされ、ゲート・ドレインの
オーバーラツプ部のトンネル電流Ｉは、電子の電荷をｅ
として。
ではｐ型Ｓｉ基板１１にゲート絶縁膜１４を介してゲー
ト電極１５が形成され、ゲート電極１５と一部オーバー
ラップするようにドレイン、ソース拡散層１２．１３が
形成されている。この構造において、ドレイン・ゲート
間電圧ＶＤＧが印加された時、ゲート絶縁膜が極めて薄
い場合にはドレイン層１２内にディープ拳デプレション
状態が生じ、これに起因してバンド間トンネル電流が流
れる。そのバンド・ベンディングの様子は第９図に示し
た。第９図に示すようドレイン拡散層内の電界強度が大
きくなると、バンドの曲りが大きくなり、トンネル電流
が流れる。ここで、トンネル確率は拡散層内の電界強度
Ｅの函数でＰ （Ｅ）と表わされ、ゲート・ドレインの
オーバーラツプ部のトンネル電流Ｉは、電子の電荷をｅ
として。
となる。従ってこれを許容リーク電流■ｏ以下に押さえ
ればよいことになる。トンネル確率Ｐ （Ｅ）は。
ればよいことになる。トンネル確率Ｐ （Ｅ）は。
と表わされる。ｈはブランク定数、 ｍＸ−は電子の有
効質ｆｉ、Ｅｇは半導体の禁制帯幅である。拡散層内の
電界強度Ｅは、拡散層の不純物濃度Ｎ。。
効質ｆｉ、Ｅｇは半導体の禁制帯幅である。拡散層内の
電界強度Ｅは、拡散層の不純物濃度Ｎ。。
ゲート絶縁膜厚Ｔｏｘおよびゲート・ドレイン間電圧Ｖ
Ｏａの函数であり、ドレイン・ゲート間電圧がゲート絶
縁膜と拡散層内に形成される空乏層により分圧されて得
られるものとして１次の方程式の解として求まる。
Ｏａの函数であり、ドレイン・ゲート間電圧がゲート絶
縁膜と拡散層内に形成される空乏層により分圧されて得
られるものとして１次の方程式の解として求まる。
ＣｏｘＴｏｘＥ”Ｃｓ （Ｖｏｃ ＴｏｘＥ）ＣＯ
Ｘはゲート絶縁膜の単位面積当りの容量＋Ｃ８は空乏層
の単位面積当りの容量であり、それぞれ次式で表わされ
る。
Ｘはゲート絶縁膜の単位面積当りの容量＋Ｃ８は空乏層
の単位面積当りの容量であり、それぞれ次式で表わされ
る。
Ｃｏｘ”” Ｅ ｏｘ／ Ｔ ｏｘ
二こで５ ε。８．εＳはそれぞれゲート絶縁膜１半導
体の誘電率であり、Ｎａ、Ｎｄはそれぞれ拡散層のアク
セプタ、ドナーｉＨ度であり８ φｂはゲート電極と半
導体の仕事函数の２である。
体の誘電率であり、Ｎａ、Ｎｄはそれぞれ拡散層のアク
セプタ、ドナーｉＨ度であり８ φｂはゲート電極と半
導体の仕事函数の２である。
積分範囲の電界強度Ｅ、、Ｅ２は、第９図におけるｘ−
０，ｘＯ位置での価電子帯の傾きとして定義され、拡散
層内のバンド・ベンディング量をＶｄとしてそれぞれ次
式で表わされる。
０，ｘＯ位置での価電子帯の傾きとして定義され、拡散
層内のバンド・ベンディング量をＶｄとしてそれぞれ次
式で表わされる。
Ｅｌ−４εＳ Ｖｄ２／ｅＮ。
Ｅ ２ ＝ ４ εＳ −＋１ ／ ｅ Ｎ （。
以上のように本発明において定式化されたモデルによる
リーク電流は、第１０図に破線で示す通りであり、実測
値を非常に良く説明できていることか分る。この実測お
よび計算結果はいずれも。
リーク電流は、第１０図に破線で示す通りであり、実測
値を非常に良く説明できていることか分る。この実測お
よび計算結果はいずれも。
ゲート酸化膜厚１２０〜２００人、ＳＤＧ幅５０μｍ、
チャネル長２０μｍ、拡散層（不純物種Ａｓ）のイオン
注入加速電圧３５ｋｅＶ、 ドーズ量１ 、８ Ｘ
１０１３／ｃｍ”の条件のＭＯＳＦＥＴについてのもの
である。従って本発明のモデルから求まるパラメータは
、今後の微細素子設計に重要な指針を与えることになる
。
チャネル長２０μｍ、拡散層（不純物種Ａｓ）のイオン
注入加速電圧３５ｋｅＶ、 ドーズ量１ 、８ Ｘ
１０１３／ｃｍ”の条件のＭＯＳＦＥＴについてのもの
である。従って本発明のモデルから求まるパラメータは
、今後の微細素子設計に重要な指針を与えることになる
。
第１図のＭＯＳＦＥＴにおいて、ゲート絶縁膜１４をＴ
ｏｘ＝１００人の熱酸化膜とした時の、リク電流の不純
物濃度依存性を第２図に示す。第３図には、ドレインに
５ｖを印加した時のリーク電流が１０−１２ ［Ａ／、
ｃｚｍ２］以下になるゲート酸化膜厚と拡散層の不純物
濃度の関係を示す。
ｏｘ＝１００人の熱酸化膜とした時の、リク電流の不純
物濃度依存性を第２図に示す。第３図には、ドレインに
５ｖを印加した時のリーク電流が１０−１２ ［Ａ／、
ｃｚｍ２］以下になるゲート酸化膜厚と拡散層の不純物
濃度の関係を示す。
図の斜線で示す領域の外でリーク電流ＩＱ−１２［Ａ／
μｍ２］以下が得られる。ゲート酸化膜厚が６０〜１０
０人、拡散層の不純物濃度が１０１８〜１０１９［／
ｃ＋ｎ３］ではリークが生じ易いのでこの範囲を除いて
素子設計することが望ましい。
μｍ２］以下が得られる。ゲート酸化膜厚が６０〜１０
０人、拡散層の不純物濃度が１０１８〜１０１９［／
ｃ＋ｎ３］ではリークが生じ易いのでこの範囲を除いて
素子設計することが望ましい。
本発明はＤＲＡＭのキャパシタ部にも有効である。トレ
ンチ・キャパシタ構造のＤＲＡＭセルは。
ンチ・キャパシタ構造のＤＲＡＭセルは。
例えば第４図のように構成される。ｐ型Ｓｔ基板のキャ
パシタ領域に溝２を掘り、ここにゲート絶縁膜（キャパ
シタ絶縁膜）２３を介してゲート電極（キャパシタ電極
）２４が埋め込まれる。溝内壁にはｎ型拡散層２５が形
成される。このキャパシタに隣接してゲート絶縁膜２６
を介してゲート電極２７が形成され、ゲート電極２７に
自己整合されてソース、ドレイン拡散層２８１．２８２
が形成される。ＩＭビットＤＲＡＭあるいはそれ以上の
高密度Ｄ ＲＡ Ｍでは、大きい容量を確保するために
キャパシタ絶縁膜２３は１５０Å以下が望ましい。ＤＲ
ＡＭは通常５■電源で用いられる。
パシタ領域に溝２を掘り、ここにゲート絶縁膜（キャパ
シタ絶縁膜）２３を介してゲート電極（キャパシタ電極
）２４が埋め込まれる。溝内壁にはｎ型拡散層２５が形
成される。このキャパシタに隣接してゲート絶縁膜２６
を介してゲート電極２７が形成され、ゲート電極２７に
自己整合されてソース、ドレイン拡散層２８１．２８２
が形成される。ＩＭビットＤＲＡＭあるいはそれ以上の
高密度Ｄ ＲＡ Ｍでは、大きい容量を確保するために
キャパシタ絶縁膜２３は１５０Å以下が望ましい。ＤＲ
ＡＭは通常５■電源で用いられる。
従ってこの様なりＲＡＭのキャパシタでは、キャパシタ
絶縁膜厚が１５０Å以下で且つその膜厚とｎ型拡散層２
５の不純物濃度を第３図の斜線で示される範囲外に設定
することが好ましい。
絶縁膜厚が１５０Å以下で且つその膜厚とｎ型拡散層２
５の不純物濃度を第３図の斜線で示される範囲外に設定
することが好ましい。
本発明は浮遊ゲート構造のメモリ装置にも適用できる。
第５図は、トンネル注入型のＥ２ＰＲＯＭメモリセルで
ある。ｐ型Ｓｉ基板３１に。
ある。ｐ型Ｓｉ基板３１に。
第１ゲート絶縁膜３４１を介して浮遊ゲート３５が形成
され、更に第２ゲート絶縁膜３４２を介して制御ゲート
３６が形成されている。これらのゲト領域に一部オーバ
ーラップする形でソース。
され、更に第２ゲート絶縁膜３４２を介して制御ゲート
３６が形成されている。これらのゲト領域に一部オーバ
ーラップする形でソース。
ドレイン拡散層３２．３３が形成されている。このＥ２
ＦＲＯＭセルでは、ドレイン拡散層３２と制御ゲート
３６間に高電圧のプログラム・パルスを印加してドレイ
ン拡散層または基板領域と浮遊ゲート３５の間で電荷の
授受を行うことで、データ書込みおよび消去が行われる
。
ＦＲＯＭセルでは、ドレイン拡散層３２と制御ゲート
３６間に高電圧のプログラム・パルスを印加してドレイ
ン拡散層または基板領域と浮遊ゲート３５の間で電荷の
授受を行うことで、データ書込みおよび消去が行われる
。
この様なＥ２ ＦＲＯＭにおいて、ドレイン・ゲート間
電圧Ｖｏｃ＝１８Ｖとして、許容リーク電流を１Ｏ−１
０−１０Ａ／、ｃｚｍ２とすると１本発明のモデルによ
れば、第１ゲート絶縁膜の膜厚Ｔ。Ｘとドレイン拡散層
の不純物濃度Ｎ、の関係が第６図に示す斜線領域の外で
その条件を満たす。トンネル注入型であるから第１ゲー
ト絶縁膜３４１は。
電圧Ｖｏｃ＝１８Ｖとして、許容リーク電流を１Ｏ−１
０−１０Ａ／、ｃｚｍ２とすると１本発明のモデルによ
れば、第１ゲート絶縁膜の膜厚Ｔ。Ｘとドレイン拡散層
の不純物濃度Ｎ、の関係が第６図に示す斜線領域の外で
その条件を満たす。トンネル注入型であるから第１ゲー
ト絶縁膜３４１は。
電界１０ Ｍ Ｖ ／ ｃｍで膜厚１５０Å以下が必要
である。従って第６図で、破線で示す膜厚１５０Å以下
でかつ斜線領域の外部に膜厚と不純物濃度を設定するこ
とが望ましい。トンネル注入型のＥＦＲＯＭに対しても
同様の条件に設定することが望ましい。
である。従って第６図で、破線で示す膜厚１５０Å以下
でかつ斜線領域の外部に膜厚と不純物濃度を設定するこ
とが望ましい。トンネル注入型のＥＦＲＯＭに対しても
同様の条件に設定することが望ましい。
第７図は、アバランシェ注入型のＥＰＲＯＭメモリセル
である。ｎ型Ｓ１基板４１に、ゲート絶縁膜４２を介し
て浮遊ゲート４３が形成され、このゲート領域に一部オ
ーバーラップする形でドレイン、ソース拡散層４４．４
５が形成されている。
である。ｎ型Ｓ１基板４１に、ゲート絶縁膜４２を介し
て浮遊ゲート４３が形成され、このゲート領域に一部オ
ーバーラップする形でドレイン、ソース拡散層４４．４
５が形成されている。
このＥＦＲＯＭセルでは、ドレイン拡散層４４に高電圧
のプログラム・パルスを印加してアバランシェを起こし
て発生したホットエレクトロンを浮遊ゲート４３に注入
することで、データ書込みが行われる。
のプログラム・パルスを印加してアバランシェを起こし
て発生したホットエレクトロンを浮遊ゲート４３に注入
することで、データ書込みが行われる。
この様なＥＦＲＯＭにおいて、ドレイン・浮遊ゲート間
電圧ＶＤＧ−１２Ｖとして、許容リーク電流をＩＯ−１
０−” Ａ／ μｍ２とすると１本発明のモデルによれ
ば、ゲート絶縁膜の膜厚Ｔｏにとドレイン拡散層の不純
物濃度Ｎ、の関係が第８図に示す斜線領域の外でその条
件を満たす。ゲート絶縁膜４２の好ましい膜厚を１５０
Å以下とすると。
電圧ＶＤＧ−１２Ｖとして、許容リーク電流をＩＯ−１
０−” Ａ／ μｍ２とすると１本発明のモデルによれ
ば、ゲート絶縁膜の膜厚Ｔｏにとドレイン拡散層の不純
物濃度Ｎ、の関係が第８図に示す斜線領域の外でその条
件を満たす。ゲート絶縁膜４２の好ましい膜厚を１５０
Å以下とすると。
第８図で、破線で示す膜厚１５０Å以下でかつ斜線領域
の外部に膜厚と不純物濃度を設定することが望ましい。
の外部に膜厚と不純物濃度を設定することが望ましい。
し発明の効果］
以上述べたように本発明にれば、ゲート電極と重なる不
純物拡散層での電圧印加時のディープ・デプレション状
態によるバンド間トンネル電流を所定の許容電流以下に
なるようにゲート絶縁膜厚と不純物拡散層濃度を設定す
ることにより、微細構造のＭＯＳ素子での消費電力低減
と信頼性向上を図ることができる。
純物拡散層での電圧印加時のディープ・デプレション状
態によるバンド間トンネル電流を所定の許容電流以下に
なるようにゲート絶縁膜厚と不純物拡散層濃度を設定す
ることにより、微細構造のＭＯＳ素子での消費電力低減
と信頼性向上を図ることができる。
第１図は本発明の実施例によるＭＯＳＦＥＴを示す図、
第２図はそのドレイン拡散層濃度とリーク電流の関係を
示す図、第３図は同じく許容リーク電流とゲート絶縁膜
厚および不純物濃度との関係を示す図、第４図はＤＲＡ
Ｍセルを示す図、第５図はＥ２ ＦＲＯＭセルを示す図
、第６図はこのＥ２ ＦＲＯＭについての許容リーク電
流とゲート絶縁膜厚および不純物濃度の関係を示す図、
第７図はＥＦＲＯＭセルを示す図、第８図はこのＥＰＲ
ＯＭについての許容リーク電流とゲート絶縁膜厚および
不純物濃度の関係を示す図、第９図は本発明の詳細な説
明するためのバンド図、第１０図は本発明のモデルによ
るリーク電流特性を従来モデルおよび実測値と比較して
示す図である。 １１・・・ｐ型Ｓｉ基板、１２．１３・・・ドレイン。 ソース拡散層、１４・・・ゲート絶縁膜、１５・・・ゲ
ート電極、２１・・・ｐ型Ｓｉ基板、２２・・・溝、２
３・・・キャパシタ絶縁膜、２４・・・キャパシタ電極
、２５、・・ｎ型拡散層、２６・・・ゲート絶縁膜、２
７・・・ゲート電極、２８．．２８２・・・ソース、ド
レイン拡散層、３１・・・ｐ型Ｓｉ基板、３２．３３・
・・ドレイン。 ソース拡散層、３４・・・ゲート絶縁膜、３５・・・浮
遊ゲート、３６・・・制御ゲート、４１・・・ｎ型基板
。 ４２．４３・・・ドレイン、ソー拡散層、４３・・・ゲ
ート絶縁膜、４４・・・ゲート電極。 第１図 出願人代理人 弁理士 鈴江武彦 第２図 第 図 第 図 第 図 第 図
第２図はそのドレイン拡散層濃度とリーク電流の関係を
示す図、第３図は同じく許容リーク電流とゲート絶縁膜
厚および不純物濃度との関係を示す図、第４図はＤＲＡ
Ｍセルを示す図、第５図はＥ２ ＦＲＯＭセルを示す図
、第６図はこのＥ２ ＦＲＯＭについての許容リーク電
流とゲート絶縁膜厚および不純物濃度の関係を示す図、
第７図はＥＦＲＯＭセルを示す図、第８図はこのＥＰＲ
ＯＭについての許容リーク電流とゲート絶縁膜厚および
不純物濃度の関係を示す図、第９図は本発明の詳細な説
明するためのバンド図、第１０図は本発明のモデルによ
るリーク電流特性を従来モデルおよび実測値と比較して
示す図である。 １１・・・ｐ型Ｓｉ基板、１２．１３・・・ドレイン。 ソース拡散層、１４・・・ゲート絶縁膜、１５・・・ゲ
ート電極、２１・・・ｐ型Ｓｉ基板、２２・・・溝、２
３・・・キャパシタ絶縁膜、２４・・・キャパシタ電極
、２５、・・ｎ型拡散層、２６・・・ゲート絶縁膜、２
７・・・ゲート電極、２８．．２８２・・・ソース、ド
レイン拡散層、３１・・・ｐ型Ｓｉ基板、３２．３３・
・・ドレイン。 ソース拡散層、３４・・・ゲート絶縁膜、３５・・・浮
遊ゲート、３６・・・制御ゲート、４１・・・ｎ型基板
。 ４２．４３・・・ドレイン、ソー拡散層、４３・・・ゲ
ート絶縁膜、４４・・・ゲート電極。 第１図 出願人代理人 弁理士 鈴江武彦 第２図 第 図 第 図 第 図 第 図
Claims (3)
- （１）第１導電型半導体基板に第２導電型の不純物拡散
層が形成され、この基板上にゲート絶縁膜を介して少な
くとも一部が前記不純物拡散層に重なるようにゲート電
極が形成されたＭＯＳ型半導体装置において、ドレイン
・ゲート間に所定電圧が印加された動作時の前記不純物
拡散層内でのディープ・デプレション状態のバンド間ト
ンネリングに起因する下記式で表わされるリークＩが許
容リーク電流以下になるように、ゲート絶縁膜の膜厚と
不純物拡散層の不純物濃度を設定したことを特徴とする
ＭＯＳ型半導体装置。 ▲数式、化学式、表等があります▼ 但し、∫ｄＳは半導体表面に対して垂直方向から見てゲ
ート電極と不純物拡散層が重なる領域の面積積分、ｅは
電子の電荷量、Ｐ（Ｅ）は不純物拡散層内のバンドベン
ディングによる電界Ｅの函数であるトンネル確率であり
、Ｅ＿１は不純物拡散層内のゲート絶縁膜界面部での電
界、Ｅ＿２は同じく不純物拡散層内で価電子帯と伝導帯
とが同じポテンシャル・エネルギーを持つ点の電界、ε
ｓは半導体の誘電率、Ｖｄはバンドベンディング量、Ｎ
＿０は不純物拡散層の不純物濃度である。 - （２）第１導電型半導体基板に第２導電型の不純物拡散
層が形成され、この基板上にゲート絶縁膜を介して少な
くとも一部が前記不純物拡散層に重なるように電荷蓄積
層と制御ゲートが積層形成された不揮発性メモリセルを
有するＭＯＳ型半導体装置において、ドレイン・ゲート
間に所定電圧が印加された動作時の前記不純物拡散層内
でのディープ・デプレション状態のバンド間トンネリン
グに起因する下記式で表わされるリーク電流Ｉが許容リ
ーク電流値以下となるように、ゲート絶縁膜の膜厚と不
純物拡散層の不純物濃度を設定したことを特徴とするＭ
ＯＳ型半導体装置。 ▲数式、化学式、表等があります▼ 但し、∫ｄＳは半導体表面に対して垂直方向から見てゲ
ート電極と不純物拡散層が重なる領域の面積積分、ｅは
電子の電荷量、Ｐ（Ｅ）は不純物拡散層内のバンドベン
ディングによる電界Ｅの函数であるトンネル確率であり
、Ｅ＿１は不純物拡散層内のゲート絶縁膜界面部での電
界、Ｅ＿２は同じく不純物拡散層内で価電子帯と伝導帯
とが同じポテンシャル・エネルギーを持つ点の電界、ε
＿ｓは半導体の誘電率、Ｖｄはバンドベンディング量、
Ｎ＿０は不純物拡散層の不純物濃度である。 - （３） ゲート絶縁膜の膜厚が１５０Å以下である請求
項１または２の記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311293A JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63311293A JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156675A true JPH02156675A (ja) | 1990-06-15 |
| JP2695881B2 JP2695881B2 (ja) | 1998-01-14 |
Family
ID=18015389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311293A Expired - Fee Related JP2695881B2 (ja) | 1988-12-09 | 1988-12-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695881B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A4 (en) * | 1996-04-08 | 2000-09-13 | Hitachi Ltd | SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE |
| CN102651365A (zh) * | 2011-02-25 | 2012-08-29 | 晶豪科技股份有限公司 | 集成电路结构 |
-
1988
- 1988-12-09 JP JP63311293A patent/JP2695881B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951072A4 (en) * | 1996-04-08 | 2000-09-13 | Hitachi Ltd | SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE |
| US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| CN102651365A (zh) * | 2011-02-25 | 2012-08-29 | 晶豪科技股份有限公司 | 集成电路结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2695881B2 (ja) | 1998-01-14 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20070912 Year of fee payment: 10 |
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