JP4955907B2 - メモリ素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関する。
【０００２】
【従来の技術】
従来、例えは不揮発性のメモリ素子としては、図１７に示すようなものがある（例えば、非特許文献１参照。）。このメモリ素子は、第１の電極が接続されるｐ型Ｓｉ（シリコン）基板９１１の表面に、熱酸化によって形成された厚さ２ｎｍ程度の薄いトンネル酸化膜９１２を備える。このトンネル酸化膜９１２の表面であって、上記ｐ型シリコン基板に形成されたチャネルの上方の位置に、粒径５ｎｍ程度の微粒子に形成されたＳｉ量子ドット（以下、量子ドットという）９１４が設けられている。上記量子ドット９１４上には、低圧ＣＶＤによって積層された厚さ１０ｎｍ程度の制御酸化膜９１５が設けられており、この制御酸化膜９１５上には、ｎ＋ポリシリコンから成る第２の電極９１６が設けられている。このメモリ素子は、上記量子ドット９１４が浮遊ゲートとして機能しており、薄い平板状に形成された上記酸化膜９１２を貫通する直接トンネル現象によって、上記Ｓｉ基板９１１の表面と上記量子ドット９１４との間で電子の出入を行う。そして、上記量子ドット９１４に電荷を蓄積するようにしている。
【０００３】
上記メモリ素子は、電界効果型トランジスタを構成して、上記量子ドットに蓄積された電荷を検出する。すなわち、上記メモリ素子の酸化膜９１２が、電界効果型トランジスタのゲート酸化膜として働くと共に、上記第２の電極９１６がゲート電極として働く。また、上記ｐ型Ｓｉ基板９１１中に、ソース／ドレイン領域９１７，９１８を形成している。
【０００４】
図１８（ａ），（ｂ）は、上記メモリ素子のエネルギーバンド構造を示した模式図である。上記メモリ素子に書き込を行なう場合、上記第２の電極９１６にプラスのゲート電圧を印加する。そして、図１８（ａ）に示すように、上記Ｓｉ基板９１１に生成される反転層９１９のキャリア電子を、直接トンネル現象によって上記トンネル酸化膜９１２を貫通させて、上記量子ドット９１４に入射させる。読み出しを行なう場合は、上記メモリ素子で構成する電界効果型トランジスタのドレイン電流を検出する。上記量子ドット９１４に電荷が蓄積されている場合、この電荷によって、上記ゲート電極９１６から反転層９１９への電界が遮蔽されるので、上記量子ドット９１４に電荷が蓄積されていない場合に比べて、上記ドレイン電流が減少する。したがって、上記ドレイン電流を検出することによって、上記量子ドット９１４の電荷の有無が検出できて、メモリ素子の記憶状態が検知できるのである。このメモリ素子において、消去を行なう場合は、ゲート電圧として、書き込み時とは逆に負電圧を印加し、これによって、上記量子ドット９１４に蓄積された電子を、上記トンネル酸化膜９１２を貫通して上記Ｓｉ基板９１１に直接トンネルさせる。
【０００５】
【非特許文献１】
Ｓ．Ｔｉｗａｒｉ、Ｆ．Ｒａｎａら著 ＩＥＤＭ（インターナショナル・エレクトロン・デバイセズ・ミーティング）ダイジェスト １９９５年 ｐ．５２１
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ素子は、上記Ｓｉ基板９１１の表面と量子ドット９１４との間に位置するトンネル酸化膜９１２が比較的薄いため、図１８（ｂ）に示すように、上記量子ドット９１４に蓄積された電荷が、上記Ｓｉ基板９１１にリークし易いという問題がある。したがって、このメモリ素子は、長時間の記憶保持ができないという不都合がある。このような電荷のリークを防ぐためには、上記トンネル酸化膜９１２を厚くしなければならないが、そうすると、書き込み時における上記量子ドット９１４への電荷の入射確率を大幅に低下させることになる。その結果、書き込み動作に時間がかかって、書き込み速度が低下するという問題が発生する。
【０００７】
そこで、本発明の目的は、蓄積電荷のリークを効果的に抑制でき、しかも、書き込みおよび消去を高速で行なえるメモリ素子を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴としている。
【０００９】
上記構成によれば、上記半導体基板と電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記半導体基板から上記電荷蓄積膜に注入することによって、この電荷蓄積膜に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差（電位差）は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第１の絶縁膜のみになる。したがって、上記電子は上記電荷蓄積膜に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態においては、上記電荷蓄積膜に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記電荷蓄積膜に保持された電子は、上記半導体基板にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合においても、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００１０】
【００１１】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加することによって消去を行う際、上記半導体基板から上記電荷蓄積膜に注入されるホールに対して、上記第１の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００１２】
【００１３】
【００１４】
１実施形態のメモリ素子は、上記電荷蓄積膜は、上記電荷をトラップする機能を有する絶縁膜である。
【００１５】
上記実施形態によれば、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜であるので、例えば上記第１の絶縁膜の一部に欠陥などが発生した場合でも、上記電荷蓄積膜を例えば導電性膜で形成した場合のような、上記電荷蓄積膜中に蓄積されている電荷の全てがリークすることが無い。つまり、上記欠陥の近傍の部分にトラップされた電荷のみがリークするのみであって、上記欠陥の近傍以外の部分にトラップされた電荷は、上記欠陥によってはリークしない。したがって、上記電荷蓄積膜は、上記欠陥の近傍以外の部分は電荷蓄積機能が保持されるので、このメモリ素子は、全体として、メモリ機能が殆ど劣化しない。その結果、このメモリ素子は、信頼性と歩留まりが効果的に向上する。
【００１６】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにしたことを特徴としている。
【００１７】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記半導体基板から上記導電体微粒子に注入することによって、この導電体微粒子に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第１の絶縁膜のみになる。したがって、上記電子は上記導電体微粒子に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記導電体微粒子に電子が保持されて電荷が蓄積された状態においては、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記導電体微粒子に保持された電子は、上記半導体基板にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記導電体微粒子における電荷の蓄積を検出する場合においても、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みが効果的に防止される。
【００１８】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷について、上記欠陥によるリークが殆ど生じない。したがって、このメモリ素子は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【００１９】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子を含む上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークが防止される。したがって、このメモリ素子は、例えば高温下においても、安定してメモリ機能を奏することができる。
【００２０】
なお、本発明において、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられていればよく、例えば、上記第２の絶縁膜中に位置してもよく、また、上記第２の絶縁膜と上記第３の絶縁膜との境界から第３の絶縁膜側に突出していてもよい。
【００２１】
【００２２】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加して消去を行う際、上記半導体基板から上記導電体微粒子に注入されるホールに対して、上記第１の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
１実施形態のメモリ素子は、上記第２の絶縁膜または上記第３の絶縁膜のいずれか一方の誘電率が、上記第１の絶縁膜の誘電率よりも高い。
【００２９】
上記実施形態によれば、上記第２の絶縁膜または第３の絶縁膜のいずれか一方の誘電率が、上記第１の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第２の絶縁膜または第３の絶縁膜のいずれか一方が受ける電圧よりも、上記第１の絶縁膜が受ける電圧が大きくなる。したがって、比較的小さい印加電圧によって、上記第１の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも低い印加電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを有効に簡略化でき、また、上記メモリ素子の劣化を有効に防止できる。
【００３０】
１実施形態のメモリ素子は、上記第２の絶縁膜と上記第３の絶縁膜との両方の誘電率が、上記第１の絶縁膜の誘電率よりも高い。
【００３１】
上記実施形態によれば、上記第２の絶縁膜および第３の絶縁膜の両方の誘電率が、上記第１の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第２の絶縁膜および第３の絶縁膜の両方が受ける電圧よりも、上記第１の絶縁膜が受ける電圧が大きくなる。したがって、大幅に小さい印加電圧によって、上記第１の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも大幅に低い電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを効果的に簡略化でき、また、上記メモリ素子の劣化を効果的に防止できる。
【００３２】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴としている。
【００３３】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記電極から上記電荷蓄積膜に注入することによって、この電荷蓄積膜に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第３の絶縁膜のみになる。したがって、上記電子は上記電荷蓄積膜に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。また、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態においては、上記電荷蓄積膜に保持された電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となる。したがって、上記電荷蓄積膜に保持された電子は、上記電極にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合においても、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００３４】
さらに、上記メモリ素子は、書き込み時において、トンネル現象によるキャリアの通過は上記第３の絶縁膜に生じるので、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じない。したがって、上記半導体基板に接した第１の絶縁膜は、キャリアのトンネル現象によるダメージを受けにくいので、このダメージに起因する準位が、上記半導体基板と第１の絶縁膜との間の界面に生じ難い。その結果、上記準位で電荷がトラップされることによるメモリ素子の特性のばらつきが、効果的に防止される。
【００３５】
【００３６】
また、消去を行なう場合、上記半導体基板と上記第３の電極とに、書き込み時と逆の電圧を印加する。この場合、上記電極から上記電荷蓄積膜に向うホールに対して、上記第３の絶縁膜のみがトンネル障壁として働く。その結果、上記ホールは上記電荷蓄積膜に迅速に注入されて、比較的高速に消去を実行できる。
【００３７】
【００３８】
【００３９】
【００４０】
１実施形態のメモリ素子は、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜である。
【００４１】
上記実施形態によれば、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜であるので、上記第３の絶縁膜の一部に例えば欠陥などが発生した場合でも、上記電荷蓄積膜を導電体で形成した場合におけるような、蓄積された電荷の全てが上記欠陥からリークすることが無い。つまり、上記欠陥の近傍の部分にトラップされた電荷のみがリークするのみであって、上記欠陥の近傍以外の部分にトラップされた電荷は、上記欠陥によってはリークしない。したがって、上記電荷蓄積膜は、上記欠陥の近傍以外の部分は電荷蓄積機能が保持されるので、このメモリ素子は、全体として、メモリ機能が殆ど劣化しない。その結果、このメモリ素子は、信頼性と歩留まりが効果的に向上する。
【００４２】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記導電体微粒子に注入されて蓄積されるようにしたことを特徴としている。
【００４３】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記電極から上記導電体微粒子に注入することによって、この導電体微粒子に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第３の絶縁膜のみになる。したがって、上記電子は上記導電体微粒子に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記導電体微粒子に電子が保持されて電荷が蓄積された状態においては、上記導電体微粒子に保持された電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となる。したがって、上記導電体微粒子に保持された電子は、上記電極にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記導電体微粒子における電荷の蓄積を検出する場合においても、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記導電体微粒子に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００４４】
さらに、上記メモリ素子は、書き込み時において、トンネル現象によるキャリアの通過は上記第３の絶縁膜に生じるので、上記第１の絶縁膜にはキャリアのトンネル現象が殆ど生じない。したがって、上記半導体基板に接した第１の絶縁膜は、キャリアのトンネル現象によるダメージを受けにくいので、このダメージに起因する準位が、上記半導体基板と第１の絶縁膜との間の界面に生じ難い。その結果、上記準位で電荷がトラップされることによるメモリ素子の特性のばらつきが、効果的に防止される。
【００４５】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によるリークが殆ど生じない。したがって、このメモリ素子は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【００４６】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークが防止される。したがって、このメモリ素子は、例えば高温下においても、安定してメモリ機能を奏することができる。
【００４７】
なお、本発明において、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられていればよく、例えば、上記第２の絶縁膜中に位置してもよく、また、上記第２の絶縁膜と上記第３の絶縁膜との境界から第３の絶縁膜側に突出していてもよい。
【００４８】
【００４９】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加して消去を行う際、上記電極から上記導電体微粒子に注入されるホールに対して、上記第３の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
１実施形態のメモリ素子は、上記第１の絶縁膜または上記第２の絶縁膜のいずれか一方の誘電率が、上記第３の絶縁膜の誘電率よりも高い。
【００５７】
上記実施形態によれば、上記第１の絶縁膜または第２の絶縁膜のいずれか一方の誘電率が、上記第３の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第１の絶縁膜または第２の絶縁膜のいずれか一方が受ける電圧よりも、上記第３の絶縁膜が受ける電圧が大きくなる。したがって、比較的小さい印加電圧によって、上記第３の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも低い印加電圧で書き込みおよび消去を行うことができる。したがって、このメモリ素子の駆動回路などを有効に簡略化でき、また、上記メモリ素子の劣化を有効に防止できる。
【００５８】
１実施形態のメモリ素子は、上記第１の絶縁膜と上記第２の絶縁膜との両方の誘電率が、上記第３の絶縁膜の誘電率よりも高い。
【００５９】
上記実施形態によれば、上記第１の絶縁膜および第２の絶縁膜の両方の誘電率が、上記第３の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定の電圧が印加された場合、上記第１の絶縁膜および第２の絶縁膜の両方が受ける電圧よりも、上記第３の絶縁膜が受ける電圧が大きくなる。したがって、従来よりも大幅に小さい印加電圧によって、上記第３の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも大幅に低い電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを効果的に簡略化でき、また、上記メモリ素子の劣化を効果的に防止できる。
【００６０】
【００６１】
【００６２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００６３】
以下の実施形態においては、所定物質の伝導帯下端と真空準位との間のエネルギー差を、「電子親和力」と定義する。また、所定物質のフェルミレベルと真空準位との間のエネルギー差を、「仕事関数」と定義する。また、所定物質の価電子帯上端と真空準位との間のエネルギー差を、「イオン化エネルギー」と定義する。
【００６４】
また、エネルギーバンド構造を示す模式図において、電子に関しては、紙面上方を高エネルギー側、紙面下方を低エネルギー側とする。ホールに関しては、紙面上方を低エネルギー側、紙面下方を高エネルギー側とする。
【００６５】
（第１実施形態）
本発明の第１実施形態のメモリ膜とその製造方法を、図１乃至５を用いて説明する。
【００６６】
図１は、第１実施形態のメモリ膜を示す図である。このメモリ膜は、第１の電極となるｐ型シリコンなどの半導体基板１１１と、第１の絶縁膜１１２と、第２の絶縁膜１１３と、電荷蓄積膜１１４と、第３の絶縁膜１１５と、第２の電極１１６とを順に積層して形成している。
【００６７】
上記第１の絶縁膜１１２は、シリコン酸化膜で形成している。本実施形態のメモリ膜は、書き込みおよび消去の際、上記電荷蓄積膜１１４への電荷の注入および抜き取りを、上記第１の絶縁膜１１２を介して半導体基板１１１側から行う。したがって、上記第１の絶縁膜１１２は、比較的薄く、しかも、書き込みおよび消去時に生成される電界によって絶縁破壊が生じないことが必要であり、そのため、１〜４ｎｍの膜厚を有するのが好ましい。本実施形態では、上記第1の絶縁膜１１２の膜厚を３ｎｍにしている。
【００６８】
上記第２の絶縁膜１１３は、シリコン窒化膜によって形成している。この第２の絶縁膜１１３は、膜厚が２〜６ｎｍ程度であるのが好ましく、本実施形態では膜厚を３ｎｍにしている。
【００６９】
なお、上記第１、第２の絶縁膜１１２，１１３の材料の組み合わせは、シリコン酸化膜およびシリコン窒化膜に限られず、後述するバンド構造が得られる材料を適宜選べばよい。
【００７０】
上記電荷蓄積膜１１４は、例えば厚さ３〜５ｎｍ程度のポリシリコン膜によって形成する。
【００７１】
第３の絶縁膜１１５は、シリコン酸化膜によって形成している。本実施形態では、書き込みおよび消去の際、上記電荷蓄積膜１１４への電荷の注入および抜き取りを、上記半導体基板１１１側から行う。したがって、上記第３の絶縁膜は、電荷のトンネル現象を極力抑える必要があり、そのため、５〜１０ｎｍの膜厚を有するのが好ましい。本実施形態では、膜厚を５ｎｍにしている。
【００７２】
上記第２の電極１１６は、導電性を奏する不純物（リンなど）を高濃度に含むポリシリコンで形成している。あるいは、第２の電極１１６は金属で形成してもよい。
【００７３】
図２は、上記メモリ膜のエネルギーバンド構造を示す模式図である。図１における右側が、図１における半導体基板１１１側である。ここで示すエネルギーバンド構造は、簡単のため、すべてのバンドをフラットに描いている。実際には、電極間に電位差を与えない場合であってもエネルギーバンドは変形している。
【００７４】
上記シリコン酸化膜によって第１の絶縁膜１１２を形成し、シリコン窒化膜によって第２の絶縁膜１１３を形成している。ここで、図２の模式図に示すように、上記第１の絶縁膜１１２の伝導帯下端Ｅｃ１と真空準位１１７との間のエネルギー差、つまり電子親和力Ａは、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２と真空準位１１７との間のエネルギー差、つまり電子親和力Ｂよりも小さい。また、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と真空準位１１７との間のエネルギー差、つまりイオン化エネルギーａは、上記第２の絶縁膜１１３の価電子帯上端Ｅｖ２と真空準位１１７との間のエネルギー差、つまりイオン化エネルギーをｂよりも大きい。つまり、上記第１の絶縁膜１１２と第２の絶縁膜１１３との間に、電子親和力Ａ，Ｂと、イオン化エネルギーａ，ｂとに関して、Ａ＜Ｂ、かつ、ａ＞ｂの関係が成立する。なお、このような関係が成立する他の材料によって、第１の絶縁膜と、第２の絶縁膜とを形成してもよい。例えば、第１の絶縁膜としては、シリコン酸化膜の他に、電子親和力、イオン化エネルギーの大きい物質として、Ａｌ２Ｏ３などの材料を用いてもよい。この場合、第２の絶縁膜としては、上記シリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などの材料を使用することが可能である。
【００７５】
図３（ａ）は、本実施形態のメモリ膜の書き込み時におけるエネルギーバンド構造を示す図であり、図３（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す図である。本実施形態のメモリ膜は、書き込み時に、キャリアとしての電子の直接トンネリング現象を利用している。図３（ａ）に示すように、上記第１電極としての半導体基板１１１の電位を０Ｖ、第２の電極１１６の電位を＋７Ｖとすると、上記半導体基板１１１の表面付近に反転層１１９が生じる。この反転層１１９を形成するために、電圧の印加に加えて、必要に応じて光照射などを行ってもよい。上記反転層１１９の電子は、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２よりも高エネルギーを有するので、一部の電子１２０が第１の絶縁膜１１２をトンネル現象によって通過して、上記電荷蓄積膜１１４に蓄積される。ここで、上記反転層の高エネルギーの電子１２０に対して、上記第２の絶縁膜１１３は障壁として働かない一方、上記第１の絶縁膜１１２のみがトンネル障壁として働く。この第１の絶縁膜１１２は比較的薄い膜厚を有するので、この第１の絶縁膜１１２における上記電子１２０のトンネル確率は比較的高い。したがって、上記反転層の電子１２０は、上記第１の絶縁膜１１２を迅速に通過して上記電荷蓄積膜１１４に迅速に蓄積されるので、このメモリ膜は比較的速い書き込み速度を実現できるのである。
【００７６】
本実施形態のメモリ膜は、上記第２の絶縁膜１１３と半導体基板１１１との間に第１の絶縁膜１１２を設けて、上記第２の絶縁膜１１３と半導体基板１１１とが接していない。したがって、適切な電圧を印加することによって、上記半導体基板１１１表面近傍の反転層１１９の電子を、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２よりも高エネルギーにすることができる。さらに、上記第１絶縁膜１１２と第２絶縁膜１１３は、各々の伝導帯下端Ｅｃ１，Ｅｃ２の真空準位１１７からのエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するので、書き込み時の印加電圧を比較的低くできる。したがって、各絶縁膜１１２、１１３の劣化を効果的に防止できる。
【００７７】
なお、上記半導体基板１１１と第２電極１１６との間に印加する電圧は、０Ｖおよび＋７Ｖに限られず、各絶縁層１１２，１１３の材料および厚みに応じて、反転層の電子のエネルギーが、第２の絶縁膜の伝導帯下端Ｅｃ２よりも高く、かつ、第１の絶縁膜の伝導帯下端Ｅｃ１よりも低くなる電圧を印加すればよい。
【００７８】
一方、上記半導体基板１１１と第２の電極１１６との間に電位差を与えない保持状態では、図３（ｂ）に示すように、上記電荷蓄積膜１１４に蓄積された電子１２０の準位は、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２および第１の絶縁膜１１２の伝導帯下端Ｅｃ１よりも低い。したがって、この第２の絶縁膜１１３および第１の絶縁膜１１２のいずれも、上記電子１２０に対するトンネル障壁となるので、この電子１２０は、トンネル現象による半導体基板１１１へのリークが殆ど生じない。その結果、このメモリ膜は、長時間の記憶保持が可能となる。
【００７９】
また、本実施形態のメモリ膜は、上記電荷蓄積膜１１４に蓄積された電荷の多寡を検出して読み出を行なう場合、上記電荷蓄積膜１４４に蓄積された電荷が散逸しない程度の充分に低い電圧、例えば２Ｖの電圧を電極１１１，１１６間に印加する。この場合の静電容量を測定することによって、上記電荷蓄積膜１１４に蓄積された電荷の多寡を検出して、記憶状態を検出する。このように印加電圧が比較的低い読み出し時においても、上記記憶保持時と同様に、電荷蓄積膜１１４と半導体基板１１１とは、第１の絶縁膜１１２と第２の絶縁膜１１３の二重の絶縁膜で電気的に分離された状態が保たれる。その結果、半導体１１１と電荷蓄積膜１１４との間の電荷移動による誤書き込みや誤消去が防止される。なお、上記誤書き込みとは、読み出し時などのような、書き込み動作時以外の電圧印加によって、電荷蓄積膜１１４に電荷が誤って注入されることを言う。また、上記誤消去とは、消去動作時以外の電圧印加によって、電荷蓄積膜１１４から電荷が誤って抜け出ることを言う。
【００８０】
このようにして、本実施形態のメモリ膜によれば、高い記憶保持能力を保ちつつ、第１の絶縁膜１１２の厚みを薄くして、書き込みに直接トンネル現象を用いることが可能となる。したがって、書き込み電圧を低減し、しかも、トンネル絶縁膜の劣化を抑えることができる。その結果、メモリ膜の信頼性を向上できる。
【００８１】
次に、本実施形態のメモリ膜について、消去を行なう方法を、図４を用いて説明する。消去を行なう場合、図３（ｂ）で示すように電荷蓄積膜１１４に蓄積された電荷を、ホールを直接トンネリング現象によって上記電荷蓄積膜１１４に注入することによって消去する。すなわち、上記半導体基板１１１の電位を０Ｖ、上記第２の電極１１６の電位を−７Ｖにして、上記半導体基板１１１表面にホールの蓄積層１２１を形成する。この場合、上記蓄積層１２１に蓄積されるホールの準位は、第２の絶縁膜１１３の価電子帯上端Ｅｖ２よりも低くなって、高エネルギーになる。なお、ホールに対しては、図４の下方が高エネルギー側である。したがって、上記ホールに対して第１の絶縁膜１１２のみがトンネル障壁となり、このホールは、上記第１の絶縁膜１１２をトンネル現象によって通過して、上記電荷蓄積膜１１４に入射する。この電荷蓄積膜１１４に入射したホールは、電子１２０と再結合して、この電荷蓄積膜１１４の電荷が消去される。この場合、上記ホール１２２に対して障壁として働くのは第１の絶縁膜１１２のみであるため、上記ホールは高いトンネル確率で上記電荷蓄積膜１１４に入射する。その結果、このメモリ膜は、比較的速い消去速度を実現できる。
【００８２】
上記ホール１２２に対して第１の絶縁膜１１２のみがトンネル障壁として働くことは、上記第２の絶縁膜１１３と半導体基板１１１との間に、上記第１の絶縁膜１１２を配置するという構成で達成している。つまり、半導体基板１１１と第２電極１１６と間に適切な電圧を印加することにより、上記蓄積層１２１のホールを、上記第２の絶縁膜１１３の価電子帯上端Ｅｖ２よりも高エネルギー（図４の下方向側）にすることができる。さらに、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と、第２の絶縁膜１１３の価電子帯上端Ｅｖ２とについて、真空準位１１７からの各々のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するので、比較的低い印加電圧によって、ホールを電荷蓄積膜１１４に入射できる。その結果、上記第１および第２の絶縁膜は、印加電圧が低減されて、劣化が効果的に防止される。また、上記電極１１１，１１６に適切な電圧を印加することにより、上記半導体基板１１１表面に形成された蓄積層１２１のホール１２２のエネルギーを、Ｅｖ２より高く、かつ、Ｅｖ１より低くすることができる。その結果、上記第１の絶縁膜１１２のみについて直接トンネリング現象を用いて、比較的小さい印加電圧によって、上記ホールを電荷蓄積膜１１４に入射させることができる。
【００８３】
上記ホール１２２を電荷蓄積膜１１４に入射させる場合においても、電極１１１，１１６に印加する電圧の値は、本実施形態の電圧値に限られず、各絶縁膜層の材料や膜厚に応じて適切な電圧値にすればよい。各絶縁膜層の材料・膜厚を適当に選ぶことによって、印加電圧をさらに低くすることができる。
【００８４】
このように、本実施形態によれば、比較的薄い第１絶縁膜１１２を用いて、書き込み電圧が比較的低く、しかも、良好な記憶保持特性を有し、さらに、消去時にも直接トンネル現象を用いることができる。したがって、書き込みおよび消去時のいずれの印加電圧も低減でき、また、第１および第２絶縁膜１１２，１１３の劣化を抑えることができる。その結果、良好な信頼性を有するメモリ膜が得られる。
【００８５】
図５（ａ），（ｂ），（ｃ）は、本実施形態のメモリ膜を製造する工程を示した図である。
【００８６】
まず、ｐ型シリコンからなる半導体基板１１１上に、９００℃のＮ２Ｏ雰囲気中で、３ｎｍのシリコン酸化膜を成膜して第１の絶縁膜１１２を形成する。なお、このシリコン酸化膜の成膜にはＣＶＤ法を用いることもできる。なお、上記第１の絶縁膜１１２は、電界効果トランジスタのゲート酸化膜として機能させる場合は、界面準位の生成が少ない熱酸化法によって成膜するのが好ましい。続いて、８００℃のジクロロシランおよびアンモニア混合ガス雰囲気中で、上記第１の絶縁膜１１２の表面に、減圧化学的気相成長法（ＬＰＣＶＤ法）によって３ｎｍのシリコン窒化膜を成膜する。これによって、図５（ａ）に示すように、半導体基板１１１上に、第１の絶縁膜１１２および第２の絶縁膜１１３を形成する。上記シリコン窒化膜については、ＬＰＣＶＤ法によって堆積した後、さらにアンモニア雰囲気下でランプ加熱を行うことで、ダングリングボンドの少ない良質な膜にすることが可能である。また、上記第１の絶縁膜１１２と第２の絶縁膜１１３とは、上記第２の絶縁膜１１３の電子親和力が、第１の絶縁膜１１２の電子親和力よりも大きいこと、および、この第２の絶縁膜１１３のイオン化エネルギーが第１の絶縁膜１１２のイオン化エネルギーよりも小さいことの２つの条件を満たすように、材料を適宜選べばよい。
【００８７】
次に、６２０℃のＳｉＨ４雰囲気中で、減圧化学的気相成長法（ＬＰＣＶＤ法）によってポリシリコン膜を成膜して、電荷蓄積膜１１４を形成する。さらに、９００℃のＮ２Ｏ雰囲気中で、上記ポリシリコン膜の表面を酸化することによって、厚さ５ｎｍのシリコン酸化膜を形成して第３の絶縁膜１１５を得る。（図５（ｂ））。このシリコン酸化膜は、熱酸化によって形成するのに限られず、例えはＣＶＤ法などの他の方法で形成してもよい。
【００８８】
次に、ＬＰＣＶＤ法によってポリシリコン膜を成膜し、このポリシリコン膜に、例えばリンを１〜５×１０１５ｃｍ−２注入した後、窒素雰囲気下でアニールを行って第２の電極１１６を形成して、本実施形態のメモリ膜が完成する（図５（ｃ））。
【００８９】
本実施形態において、各層の材料、膜厚、印加電圧などは、あくまで一例であり、本発明の要件を満たす範囲で、メモリ膜の使用目的に応じて適宜選択すればよい。ここにおいて、上記第１の絶縁膜１１２および第２の絶縁膜１１３を形成する材料は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位１１７との間の差Ａ，ＢにＡ＜Ｂの関係が成立すれば、電荷蓄積膜１１４への電子の注入（本実施形態では書き込み）が高速に行われるようにできる。また、上記第１の絶縁膜１１２および第２の絶縁膜１１３を形成する材料は、各々の価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位１１７との間の差ａ，ｂにａ＞ｂの関係が成立すれば、電荷蓄積膜１１４へのホールの注入（本実施形態では消去）が高速に行われるようにできる。なお、第１の絶縁膜と第２の絶縁膜としては、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位１１７との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位１１７との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【００９０】
また、上記第１の絶縁膜１１２および第２の絶縁膜１１３について、上記伝導帯下端および価電子帯上端に関する条件が成立すれば、上記半導体基板１１１と第１の絶縁膜１１２とは接している必要はない。例えば、上記半導体基板１１１と第１の絶縁膜１１２との間に薄い誘電体膜などを設けてもよい。また、上記第１の絶縁膜１１２と第２の絶縁膜１１３の間、あるいは、上記第２の絶縁膜１１３と電荷蓄積膜１１４との間、あるいは、上記電荷蓄積膜１１４と第３の絶縁膜１１５との間、あるいは、上記第３の絶縁膜１１５と第２の電極との間についても、他の層を設けてもよい。
【００９１】
（第２実施形態）
図６は、本発明の第２実施形態のメモリ膜を示した図である。このメモリ膜は、第１の電極であるｐ型シリコンからなる半導体基板１１１と、シリコン酸化膜からなる第１の絶縁膜１１２と、第２の絶縁膜１３３と、電荷をトラップする機能を有する絶縁膜１３４と、シリコン酸化膜からなる第３の絶縁膜１１５と、リンなどの不純物を高濃度に含むポリシリコンなどからなる第２の電極１１６とが順に積層されて形成されている。本実施形態において、第１実施形態と同一の構成部分には同一の参照番号を付して、詳細な説明を省略する。
【００９２】
上記電荷をトラップする機能を有する絶縁膜１３４は、例えばシリコン窒化膜によって形成する。このシリコン窒化膜は、電荷の蓄積に用いるため、通常のＬＰＣＶＤ法によって作成されてダングリングボンドを含むものを用いる。
【００９３】
本実施形態のメモリ膜は、書き込みおよび消去を、第１実施形態と同様に実行する。このメモリ膜における書き込みおよび消去の様子を、図７および図８（ａ），（ｂ）のエネルギーバンド構造の模式図を用いて説明する。
【００９４】
まず、書き込み時には、図７に示すように、上記半導体基板１１１に対して第２の電極１１６に適当な正電圧を印加することにより、第１の絶縁膜１１２のみに電子をトンネルさせて、この電子を上記絶縁膜１３４内に注入する。これによって、上記電子は、電荷をトラップする機能をもつ絶縁膜１３４内の準位１３０に、速やかにトラップされる。
【００９５】
消去時は、図８（ａ）に示すように、上記半導体基板１１１に対して第２の電極１１６に適当な負電圧を印加することにより、第１の絶縁膜１１２のみにホールをトンネルさせて、このホールを上記絶縁膜１３４内に注入する。これによって、上記絶縁膜１３４内の準位１３０にトラップされている電子１２０と、上記ホールとが再結合して、この絶縁膜１３４の電荷が速やかに消去される。
【００９６】
一方、電極１１１，１１６間に電位差を与えない記憶保持状態では、図８（ｂ）に示すように、上記絶縁膜１３４内の準位１３０にトラップされている電子１２０に対して、上記第１の絶縁膜１１２と第２の絶縁膜１３３との両方がトンネル障壁となる。したがって、上記電子１２０が上記第１および第２の絶縁膜１１２，１３３をトンネル現象によって通過する確率は極めて低い。したがって、上記絶縁膜１３４内にトラップされた電子１２０は、上記半導体基板１１１に殆どリークしないので、長時間の記憶保持が可能になる。
【００９７】
上記メモリ膜の記憶保持状態（つまり、上記絶縁膜１３４に蓄積された電荷の多寡）を読み出す場合、上記蓄積された電荷が散逸しない程度に充分に低い電圧（例えば２Ｖ）を印加して、静電容量測定を行う。上記絶縁膜１３４における蓄積電荷の多寡によって静電容量が変化するので、メモリ膜の記憶状態を検出できるのである。このような低い電圧が印加される読み出し時においても、上記絶縁膜１３４にトラップされた電荷に対して、上記第１の絶縁膜１１２と第２の絶縁膜１３３とがトンネル障壁として働くので、上記絶縁膜１３４から半導体基板１１１への電荷の移動が防止されて、誤書き込みや誤消去を防止できる。
【００９８】
すなわち、第１実施形態と同様に、上記第１の絶縁膜１１２と第２の絶縁体膜１３３とについて、真空準位からの各々の伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するとともに、真空準位からの各々の価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差にａ＞ｂの関係が成立するので、書き込みおよび消去速度が高速で、しかも、記憶保持時間が比較的長いメモリを実現することができる。
【００９９】
さらに、本実施形態では、電荷をトラップする機能を有する絶縁体１３４を電荷蓄積膜として使用しているので、例えば第１の絶縁膜１１２の一部に欠陥などが生じた場合でも、この欠陥が生じた部分の近傍以外の部分は、電荷の保持能力が失われない。したがって、上記電荷をトラップする機能を有する絶縁体１３４は、全体として、上記欠陥の影響を殆ど受けない。その結果、メモリ膜は、良好な信頼性を有し、また、歩留まりを向上させることができる。
【０１００】
なお、第１の絶縁膜と第２の絶縁膜は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１０１】
なお、本実施形態において、上記メモリ膜を構成する各層は、互いに接している必要はなく、必要に応じて、例えば誘電体薄膜などを設けることが可能である。
【０１０２】
（第３実施形態）
図９（ａ）は、本発明の第３実施形態のメモリ膜を示す図である。本実施形態のメモリ膜について、第１実施形態のメモリ膜と同一の部分には同一の参照番号を付して、詳細な説明を省略する。第３実施形態のメモリ膜は、第１の電極であるｐ型シリコンからなる半導体基板１１１と、シリコン酸化膜などからなる第１の絶縁膜１１２と、導電体微粒子１４４を含んだ第２の絶縁膜１４３と、シリコン酸化膜からなる第３の絶縁膜１１５と、ポリシリコンからなる第２の電極１１６とを順に積層して形成している。
【０１０３】
上記第２の絶縁膜１４３は、シリコン窒化膜によって形成している。上記導電体微粒子１４４は、シリコンやゲルマニウムなどの半導体を用いて形成してもよく、あるいは、金などの金属を用いて形成してもよい。また、上記導電体微粒子１４４は、図９（ａ）に示すように、上記第２の絶縁膜１４３中に配置してもよく、また、上記第２の絶縁膜１４３と第３の絶縁膜１１５との境界から第３の絶縁膜１１５側に突出していてもよい。あるいは、図９（ｂ）に示すように、上記第２の絶縁膜１４３中に配置された導電体微粒子１４４ａと、上記第２および第３の絶縁膜１４３，１１５の境界に接して第３の絶縁膜１１５側に突出した導電体微粒子１１４ｂとを備えてもよい。要は、上記導電体微粒子１４４は、上記第２の絶縁膜１４３によって第１の絶縁膜１１２から隔てられていればよい。
【０１０４】
本実施形態のメモリ膜は、第１実施形態と同様に、上記第１の絶縁膜１１２の電子親和力Ａよりも第２の絶縁膜１４３の電子親和力Ｂが大きく、かつ、上記第１の絶縁膜１１２のイオン化エネルギーａよりも第２の絶縁膜１４３のイオン化エネルギーｂが小さい。つまり、上記第１の絶縁膜１１２と第２の絶縁膜１４３とについて、真空準位に対する各々の伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するとともに、真空準位に対する各々の価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差ａ，ｂに、ａ＞ｂの関係が成立する。このような関係を得るため、例えば、上記第１の絶縁膜１１２は、シリコン酸化膜のほかに、Ａｌ２Ｏ３などで形成してもよく、また、上記第２の絶縁膜１４３は、シリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などで形成してもよい。
【０１０５】
本実施形態のメモリ膜は、書き込みを行なう場合、第１の電極である半導体基板１１１に対して第２の電極に正電圧を印加する。これによって、上記第１の絶縁膜１１２のみが、キャリアとしての電子に対してトンネル障壁として働く。したがって、上記電子は、上記導電体微粒子１４４，１４４ａ，１４４ｂに迅速に入射されて蓄積される。また、記憶保持時には、上記第１の絶縁膜１１２と第２の絶縁膜１４３との両方がトンネル障壁として働くので、上記伝導帯微粒子１４４，１４４ａ，１４４ｂに蓄積された電荷としての電子は、上記半導体基板１１１側にリークし難い。その結果、このメモリ膜は、長時間に亘って安定して記憶保持が可能になる。
【０１０６】
さらに、本実施形態のメモリ膜は、上記導電体微粒子１４４，１４４ａ，１４４ｂに電子を蓄積するので、上記第１の絶縁膜１１２の一部に欠陥などが生じても、上記欠陥が生じた部分の近傍以外の部分の導電体微粒子１４４，１４４ａ，１４４ｂからは、電子が殆どリークしない。したがって、このメモリ膜全体としては、電荷保持能力が殆ど損なわれない。その結果、上記第１の絶縁膜１１２が多少欠陥を有してもメモリ膜は良好な信頼性を有し、また、メモリ膜の歩留まりを向上させることができる。
【０１０７】
さらに、本実施形態では、上記第２の絶縁膜１４３に含まれた導電体微粒子１４４，１４４ａ，１４４ｂに電子を蓄積するので、この蓄積された電子は比較的深い準位、つまり、低エネルギーの準位に蓄積されるから、例えば熱励起を生じても、電荷のリークが生じ難い。その結果、環境温度の変動が生じても、長時間に亘って記憶を保持できて、高信頼のメモリ膜が得られる。
【０１０８】
また、第１実施形態１と同様に、第２の絶縁体膜１４３として、第１の絶縁膜１１２のイオン化エネルギーよりも小さいイオン化エネルギーを有する材料を用いることによって、書き込み速度および消去速度が高く、しかも、記憶保持時間が比較的長いメモリを実現することができる。
【０１０９】
なお、第１の絶縁膜と第２の絶縁膜は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１１０】
なお、本実施形態のメモリ膜を構成する各層は、互いに接している必要はなく、必要に応じて、各層の間に誘電体薄膜などを設けてもよい。
【０１１１】
（第４実施形態）
図１０は、本発明の第４実施形態のメモリ膜を示す図であり、図１１は、本実施形態のメモリ膜におけるエネルギーバンド構造を示す模式図である。本実施形態のメモリ膜は、第２の絶縁膜１５３および第３の絶縁膜１５５として、高誘電率を有する絶縁体であるＺｒＯ２を用いた点が、第１実施形態のメモリ膜と異なる。
【０１１２】
本実施形態のメモリ膜についても、第１実施形態と同様に、上記第１の絶縁膜１１２の電子親和力Ａよりも第２の絶縁膜１５３の電子親和力Ｂを大きく、かつ、上記第１の絶縁膜１１２のイオン化エネルギーａよりも第２の絶縁膜１５３のイオン化エネルギーｂを小さくしている。さらに、第１の絶縁膜１１２の誘電率よりも、第２の絶縁膜１５３および第３の絶縁膜１５５の誘電率を高くしている。
【０１１３】
上記電子親和力、イオン化エネルギー、および、誘電率に関する関係をなすため、第１の絶縁膜１１２として、誘電率が比較的低いシリコン酸化膜を用いている。また第２の絶縁膜１５３、第３の絶縁膜１５５として、高誘電率を有し、かつ、電子親和力およびイオン化エネルギーが小さいＺｒＯ２を用いている。また、ＺｒＯ２の他に、ＨｆＯ２、Ｌａ２Ｏ３等の物質を用いてもよい。
【０１１４】
本実施形態のメモリ膜において、書き込みを行なう場合、第１実施形態と同様に、上記半導体基板１１１に対して第２の電極１１６に適当な正電圧を印加して、半導体基板１１１に生じる反転層１１９の電子のエネルギーを、第２の絶縁膜１５３の伝導帯下端Ｅｃ２よりも高くする。これによって、上記半導体基板１１１から電荷蓄積膜１５４に注入する電子について、厚みが比較的薄い第１の絶縁膜１１２のみがトンネリング障壁として働く。その結果、上記電子が迅速に上記電荷蓄積膜１５４に注入して蓄積されるので、書き込みが高速に行なわれる。
【０１１５】
ここで、本実施形態では、上記第２の絶縁膜１５３および第３の絶縁膜１５５の誘電率を第１の絶縁膜１１２よりも高くしている。したがって、書き込みのために第２の電極１１６に正電圧を印加した場合、誘電率が低い膜すなわち第１の絶縁膜１１２が、上記第２の絶縁膜１５３および第３の絶縁膜１５５よりも大きい電圧を受ける。したがって、上記第２の電極１１６への印加電圧が比較的低くても、上記半導体基板１１１に生じる反転層１１９の電子のエネルギーを第２の絶縁膜１５３の伝導帯下端Ｅｃ２よりも高くすることができる。つまり、比較的低い上記第２の電極１１６への印加電圧によって、上記電荷蓄積膜１５４に電子を注入して書き込みを行なうことができる。また、消去時においても、書き込み時と同様に、比較的小さい印加電圧によって、上記電荷蓄積膜１５４にホールを注入して消去を行なうことができる。
【０１１６】
本実施形態によれば、書き込みおよび消去を従来よりも低い電圧で行えるので、書き込みおよび消去時の印加電圧を生成するための回路の構成を簡略化することができ、ひいては、メモリ膜の製造コストを下げることができる。また、動作電圧の低減によって、このメモリ膜を用いて構成された素子の劣化を防止することができる。
【０１１７】
本実施形態において、上記第２の絶縁膜１５３および第３の絶縁膜１５５の両方について、上記第１の絶縁膜１１２よりも誘電率を高くしたが、上記第２の絶縁膜１５３および第３の絶縁膜１５５のいずれか一方について、上記第１の絶縁膜１１２よりも誘電率を高くしてもよい。
【０１１８】
また、第１の絶縁膜と第２の絶縁膜は、各々の電子親和力Ａ，Ｂ、すなわち、各々の伝導帯下端Ｅｃ１，Ｅｃ２の真空準位に対する差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、各々のイオン化エネルギーａ，ｂ、すなわち、各々の価電子帯上端Ｅｖ１，Ｅｖ２の真空準位に対する差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１１９】
なお、本実施形態のメモリ膜を構成する各層は、必ずしも互いに接する必要はなく、必要に応じて、誘電体薄膜などが設けられてもよい。
【０１２０】
（第５実施形態）
図１２は、本発明の第５実施形態のメモリ膜を示す図であり、図１３および図１４（ａ），（ｂ）は、本実施形態のメモリ膜におけるエネルギーバンド構造を示す模式図である。本実施形態のメモリ膜は、図１２に示すように、第１の電極となるｐ型シリコンからなる半導体基板２１１と、第１の絶縁膜２１２と、電荷蓄積膜２１４と、第２の絶縁膜２１３と、第３の絶縁膜２１５と、第２の電極２１６とを順に積層して形成している。
【０１２１】
本実施形態のメモリ膜は、書き込みおよび消去の際の電荷蓄積膜２１４への電荷の注入および抜き取りを、上記第２の電極２１６側から行う。したがって、上記電荷蓄積膜２１４に対して第２の電極２１６と反対側に位置する第１の絶縁膜２１２は、電荷のトンネル現象を抑制するため、厚さが例えば５〜１０ｎｍのような比較的厚い絶縁膜を用いるのが好ましい。本実施形態では、上記第１の絶縁膜２１２として、厚さが５ｎｍのシリコン酸化膜を用いている。
【０１２２】
上記電荷蓄積膜２１４としては、例えば、厚さが３〜５ｎｍ程度のポリシリコン膜が好ましい。
【０１２３】
第２の絶縁膜２１３としては、例えば、厚さ２〜６ｎｍ程度のシリコン窒化膜が好ましく、本実施形態では、膜厚が３ｎｍのシリコン窒化膜を用いている。
【０１２４】
上記第３の絶縁膜２１５としては、例えば、厚さが１〜４ｎｍ程度のシリコン酸化膜が好ましい。本実施の形態では、上記電荷蓄積膜２１４への電荷の注入および抜き取りを、上記第３の絶縁膜２１５を介して第２の電極２１６側から行うので、第３の絶縁膜２１５は膜厚が比較的薄いのが好ましい。また、書き込みおよび消去時に生成される電界によって絶縁破壊が生じない程度の膜厚も必要であるので、上述のような１〜４ｎｍの膜厚が好ましい。本実施形態では、膜厚を３ｎｍとしている。
【０１２５】
なお、上記第２および第３の絶縁膜２１３，２１５の材料の組み合わせは、シリコン窒化膜およびシリコン酸化膜に限られず、本実施形態による効果と同様の効果を奏するものであれば、他の材料を適宜選んでもよい。
【０１２６】
上記第２の電極２１６としては、導電性を奏する不純物（例えばリン）を高濃度に含むポリシリコンを用いた。あるいは、上記第２の電極２１６として金属を用いてもよい。
【０１２７】
図１３は、本実施形態のメモリ膜のエネルギーバンド構造を示す模式図である。図１３において右側が、図１２のメモリ膜の下側に相当する。図１３において、各層のバンド構造は、簡単のため、フラットに描いている。実際には、電極間に電位差を与えない場合であっても、バンド構造は変形している。
【０１２８】
上記第２の絶縁膜２１３をシリコン窒化膜で形成すると共に、上記第３の絶縁膜２１５をシリコン酸化膜で形成している。したがって、図１３に示すように、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２と真空準位２１７との間のエネルギー差、つまり電子親和力Ｃは、上記第３の絶縁膜２１５の伝導帯下端Ｅｃ３と真空準位２１７との間のエネルギー差、つまり電子親和力Ｄよりも大きい。また、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２と真空準位２１７との間のエネルギー差、つまりイオン化エネルギーｃは、上記第３の絶縁膜２１５の価電子帯上端Ｅｖ３と真空準位２１７との間のエネルギー差、つまりイオン化エネルギーｄよりも小さい。つまり、上記第２の絶縁膜２１３とおよび第３の絶縁膜２１５との間に、電子親和力Ｃ，Ｄと、イオン化エネルギーｃ，ｄとに関して、Ｃ＞Ｄ、かつ、ｃ＜ｄの関係が成立する。なお、このような関係を成立させるため、他の材料を用いてもよい。例えば、第２の絶縁膜２１３としては、本実施形態のシリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などを用いてもよい。これと共に、第３の絶縁膜２１５には、上記第２の絶縁膜２１３よりも電子親和力およびイオン化エネルギーが大きい物質として、本実施形態のシリコン酸化膜の他に、例えばＡｌ２Ｏ３などを用いてもよい。
【０１２９】
本実施形態のメモリ膜について、書き込みを行なう際の動作を説明する。図１４（ａ）は、上記メモリ膜に書き込みを行なう際のエネルギーバンド構造を示す模式図である。第１電極としての半導体基板２１１の電位を０Ｖとすると共に、第２の電極２１６の電位を例えば−７Ｖとして、上記第２の電極の電子の一部を、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２よりも高エネルギーとする。この高エネルギーとなった電子は、上記第３の絶縁膜２１５をトンネル現象によって通過して、上記電荷蓄積膜２１４に注入される。図１４（ａ）に示すようなバンド構造では、上記高エネルギーの電子に対して、上記第２の絶縁膜としてのシリコン窒化膜２１３は障壁として働かない一方、上記第３の絶縁膜としての薄いシリコン酸化膜２１５のみがトンネル障壁として働く。したがって、上記電子は、上記第３の絶縁膜を比較的高いトンネル確率の下で通過して、迅速に電荷蓄積膜２１４に入射して蓄積される。その結果、比較的早い書き込み速度を実現できるのである。
【０１３０】
このようなメモリ膜の動作は、上記第２の絶縁膜２１３と第２の電極２１６とを接しないで、上記第２の絶縁膜２１３と第２の電極２１６との間に第３の絶縁膜２１５を設けていることで達成できる。この構成により、上記電極２１１，２１６への適当な電圧の印加の下で、上記第２の電極２１６のフェルミレベルを、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２よりも高くすることができる。さらに、上記第２の絶縁膜２１３と第３の絶縁膜２１５は、各々の伝導帯下端Ｅｃ２，Ｅｃ３について、真空準位２１７からの各々のエネルギー差Ｃ，Ｄが、Ｃ＞Ｄの関係が成立するので、書き込み時の印加電圧を比較的低くできる。したがって、各絶縁膜２１３，２１５の劣化を効果的に防止できる。
【０１３１】
なお、上記電極２１１，２１６に印加する電圧の値は、本実施形態の電圧値に限られず、各層の材料や膜厚に応じて適切な電圧値を設定すればよい。各絶縁膜層の材料や膜厚を適切に選ぶことで、書き込み電圧をさらに低くすることもできる。
【０１３２】
図１４（ｂ）は、本実施形態のメモリ膜について、記憶保持時および読み出し時のエネルギーバンド構造を示す模式図である。上記各電極２１１，２１６間に電位差を与えない保持状態では、上記電荷蓄積膜２１４に蓄積された電子２２０の電位は、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２及び第３の絶縁膜２１５の伝導帯下端Ｅｃ３よりも低い。したがって、上記電荷蓄積膜２１４の電子２２０に対して、上記第２の絶縁膜２１３と第３の絶縁膜２１５とが二重にエネルギー障壁として働く。したがって、上記電子２２０のトンネリング現象は殆ど起こらない。これにより、電荷が消失することなく、長時間に亘って記憶保持ができる。
【０１３３】
上記メモリ膜は、読み出しを行なう場合、上記電荷蓄積膜２１４に蓄積された電荷の多寡を検出する。このとき、上記電荷蓄積膜２１４に蓄積された電荷が散逸しない程度の充分に低い電圧、例えば、２Ｖの電圧を印加して、静電容量の測定を行うことによって、上記蓄積された電荷の多寡を検出する。この場合の低い印加電圧の下では、上記記憶保持状態と同様に、上記電荷蓄積膜２１４と第２の電極２１６とが、上記第２の絶縁膜２１３および第３の絶縁膜２１５の二重の絶縁膜によって電気的に分離された状態になる。したがって、上記第２の電極２１６と電荷蓄積膜２１４との間の電荷の移動が防止されて、誤書き込みや誤消去が防止される。
【０１３４】
このように、本実施形態のメモリ膜は、良好な記憶保持能力を有しつつ、上記第３の絶縁膜２１５の厚みを薄くできて、書き込み時に直接トンネル現象を用いることが可能である。したがって、書き込み電圧を低くして、いわゆるトンネル絶縁膜の劣化を抑えることができる。その結果、このメモリ膜は良好な信頼性が得られる。
【０１３５】
上記メモリ膜において、消去を行なう場合、ホールの直接トンネリング現象を用いる。すなわち、第１電極としてのシリコン基板２１１の電位を例えば０Ｖとし、上記第２の電極２１６の電位を＋７Ｖとする。そうすると、上記第２の電極２１６から、ホールが第３の絶縁膜２１５をトンネルによって通過して、上記電荷蓄積膜２１４に入射される。この入射されたホールが、上記電荷蓄積膜２１４中に蓄積されていた電荷としての電子と再結合して、この電荷が消去される。上記第２の電極２１６のフェルミレベルを、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２よりも低くしているので、上記第２の電極２１６から注入されるホールのエネルギーが、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２よりも高くなる（紙面における下方向が、ホールに対してエネルギーが高い側である）。したがって、上記ホールに対してトンネル障壁として働くのは、膜厚が薄い上記第３の絶縁膜２１５のみとなる。その結果、上記ホールの上記第３絶縁膜２１５におけるトンネル確率が高くなって、上記電荷蓄積膜２１４の電荷を従来よりも高速に消去できる。
【０１３６】
なお、上記電極２１１，２１６に印加する電圧の値は、本実施形態におけるものに限られず、メモリ膜を構成する各層の材料や厚みに応じて適切な値とすればよい。上記絶縁膜などの材料および膜厚を適当に設定することによって、消去電圧をさらに低くすることもできる。
【０１３７】
このように、本実施形態によれば、高い記憶保持能力を保ちつつ、上記第３の絶縁膜２１５を薄くすることができ、また、消去時においても直接トンネル現象を用いることが可能となる。したがって、書き込みおよび消去時の印加電圧を、いずれも低くして、いわゆるトンネル絶縁膜の劣化を抑えることができる。その結果、このメモリ膜は良好な信頼性を得ることができる。
【０１３８】
さらに、本実施形態によれば、トンネル現象によるキャリアの注入が、上記半導体基板２１１に接する第１の絶縁膜２１２を介して行われないので、上記第１の絶縁膜２１２の膜厚を比較的厚くできて、欠陥などのダメージを受けにくくできる。上記第１の絶縁膜２１２がダメージを受けた場合、この第１の絶縁膜２１２と半導体基板２１１との界面に準位が生じて、メモリ膜の電気的特性のばらつきの原因となり得る。これに対して、本実施形態によれば、上記第１の絶縁膜２１２が比較的厚い膜厚を有してダメージを受け難いので、電気的特性のばらつきが少ないメモリ素子が得られる。従って、このメモリ膜は、さらに信頼性を高めることができる。
【０１３９】
なお、第２の絶縁膜と第３の絶縁膜は、各々の伝導帯下端Ｅｃ２，Ｅｃ３について、真空準位との間の差Ｃ，Ｄに、Ｃ＞Ｄの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ２，Ｅｖ３について、真空準位との間の差ｃ，ｄに、ｃ＜ｄの関係のみが成立する第２の絶縁膜と第３の絶縁膜を用いてもよい。
【０１４０】
また、本実施形態において、メモリ膜を構成する各層は互いに接しているが、上記メモリ膜の各層は接している必要はなく、必要に応じて、各層の間に誘電体薄膜などを設けることが可能である。
【０１４１】
（第６実施形態）
図１５（ａ）は、第６実施形態のメモリ素子を示す図である。このメモリ素子は、第１実施形態のメモリ膜を用いて形成された電界効果型トランジスタを有する。なお、本実施形態は、第１実施形態のメモリ膜を用いるが、第２乃至第５実施形態のメモリ膜を用いて電界効果型トランジスタを形成してもよい。
【０１４２】
本実施形態のメモリ素子は、書き込みおよび消去を行なう際、第１実施形態のメモリ膜と同様に動作する。例えば、書き込みを行う際、ゲート電極である第２の電極１１６に＋７Ｖの電圧を印加すると共に、上記半導体基板１１１、ソース３３１、および、ドレイン３３２に０Ｖを印加する。そうすると、図１５（ｂ）に示すように、上記ゲート電極（第２の電極１１６）の下方位置であって上記半導体基板１１１の表面付近に、反転層１１９が生じる。この反転層１１９の電子が、第１実施形態と同様に、上記第１の酸化膜１１２をトンネルして、上記電荷蓄積膜１１３に迅速に蓄積される。
【０１４３】
記憶保持時には、上記電荷蓄積膜中１１３中の電子は、上記第１の絶縁膜１１２と第２の絶縁膜１１３とによる二重のトンネル障壁によって、上記半導体基板１１１側へのリークが効果的に防止される。
【０１４４】
消去を行う場合、ゲート電極となる第２の電極１１６に、例えば−７Ｖの電圧を印加すると共に、上記半導体基板１１１、ソース３３１、および、ドレイン３３２を０Ｖとする。この時、ゲート電極（第２の電極１１６）の下方位置であって上記半導体基板１１１の表面付近に、ホールが蓄積する。このホールが、第１実施形態と同様に、上記第１の酸化膜１１２をトンネルして、上記電荷蓄積膜１１３に迅速に注入される。そして、上記電荷蓄積膜１１４に蓄積されている電子と再結合して、蓄積電荷が消去される。
【０１４５】
読み出しは、通常のトランジスタの動作を行って、オン状態でのドレイン電流をモニターすることによって、簡易に行うことができる。図１６は、半導体基板１１１およびソース３３１を０Ｖとすると共に、ドレイン３３２に＋２Ｖの電圧を印加した状態で、ゲート電極（第２の電極１１６）の電位を０Ｖから＋２Ｖにスイープさせたときの、ドレイン電流の変化を示す図である。図１６において、メモリ膜に電荷が保持されていない場合（消去時に相当する）のドレイン電流の変化と、メモリ膜に電荷が保持されている場合（書き込み時に相当する）のドレイン電流の変化とを示している。図１６から分かるように、消去時に比べて、書き込み時には、上記電荷蓄積膜１１３中に蓄積された電子のポテンシャルによって、トランジスタの閾値が上昇して、ドレイン電流が低くなっている。このことから、ドレイン電流の大きさをモニターすることによって、簡単に、メモリ膜の記憶状態を検出することができる。
【０１４６】
また、読み出しを、充分低いゲート電圧によって行うことができるので、このゲート電圧を印加した場合の反転層の電子のエネルギーが、第２の絶縁膜１１３の伝導帯下端Ｅｃ２を越えることがない。したがって、記憶保持時と同様に、読み出し時においても、上記電荷蓄積膜１１４は、上記半導体基板１１１から、上記第１の絶縁膜１１２と第２の絶縁膜１１３との二重の絶縁膜によって電気的に分離された状態を保つことができる。その結果、上記半導体基板１１１と電荷蓄積膜１１４との間の電荷の移動が防止されて、誤書き込みや誤消去を防止できる。
【０１４７】
本実施形態では、書き込みおよび消去時には、ソース３３１からドレイン３３２の間には電位差を与えておらず、キャリアを直接トンネリングによって電荷蓄積膜１１４に注入している。したがって、本実施形態のメモリ素子は、ホットキャリアを用いた電荷注入を用いていないので、書き込みおよび消去時にはソース３３１とドレイン３３２との間に電流を生じさせる必要がない。その結果、本実施形態によれば、消費電力を抑えることができるのみならず、ホットキャリアによる絶縁膜の劣化を防ぐことができるため、メモリ素子の信頼性を向上することができる。
【０１４８】
本実施形態において、第１実施形態と同様に、上記第１絶縁膜１１２の伝導帯下端Ｅｃ１と、第２絶縁膜１１３の伝導帯下端Ｅｃ２とについて、真空準位１１７からの各々のエネルギー差Ａ，Ｂが、Ａ＜Ｂの関係を有するので、書き込みを高速に行なうことができる。これと共に、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と、第２の絶縁膜１１３の価電子帯上端Ｅｖ２とについて、真空準位１１７からの各々のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するので、消去を高速に行なうことができる。なお、上記第１および第２絶縁膜１１２，１１３について、真空準位１１７からの伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂが、Ａ＜Ｂの関係を有するのみでもよい。また、上記第１および第２絶縁膜１１２，１１３について、真空準位１１７からの価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するのみでもよい。
【０１４９】
また、本実施形態では、第１実施形態のメモリ膜を用いたが、第２乃至第５実施形態のメモリ膜を用いてもよく、その場合には、上記各実施形態におけるのと同様の効果が得られる。
【０１５０】
例えば、第４実施形態のメモリ膜のように、第２の絶縁膜１１２および第３の絶縁膜１１４にＺｒＯ２などの高誘電体材料を用いた場合には、メモリ素子の書き込みおよび消去時の電圧を下げることができて、メモリ素子の周辺回路の簡略化や、メモリ素子の劣化防止ができる。
【０１５１】
また、第５実施形態のメモリ膜を用いてメモリ素子を形成した場合、ゲート電極である第２の電極１１６から電荷蓄積膜１１３にキャリアの注入を行う構造になる。このメモリ素子では、書き込み時にゲート電極１１６に例えば−７Ｖの電圧を印加する一方、消去時に例えば＋７Ｖの電圧を印加すればよい。このメモリ素子は、第５実施形態のメモリ膜と同様に、書き込みおよび消去時のキャリアのトンネルが、第１の絶縁膜２１２を介しては行われないので、第１の絶縁膜２１２がダメージを受け難い。したがって、上記第１の絶縁膜２１２のダメージに起因する界面準位によって、メモリ素子の特性にばらつきが生じることが、有効に回避できる。その結果、上記メモリ膜で形成されたトランジスタを有するメモリ素子は、良好な信頼性が得られる。
【０１５２】
第１乃至第６実施形態では、半導体基板としてシリコン基板を用いたが、上記半導体基板は、シリコンで形成したものに限定されず、例えばＧａＡｓ（ガリウム・ヒ素）などのように、他の半導体で形成したものであってもよい。
【０１５３】
また、第１乃至第６実施形態では、メモリ膜およびメモリ素子のキャリアが電子であるＮ型のメモリ膜およびメモリ素子であったが、キャリアがホールであるＰ型のメモリ膜およびメモリ素子を構成してもよい。この場合は、不純物の導電型を全て逆にすればよい。
【０１５４】
【発明の効果】
以上より明らかなように、本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、キャリアとしての電子を上記半導体基板から上記電荷蓄積膜に注入する際、上記電子に対して上記第１の絶縁膜のみがトンネル障壁として働くから、上記電子を電荷蓄積膜に迅速に注入することができて、書き込みを比較的高速に行なうことができる。上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態において、上記電荷蓄積膜に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に保持された電子は、上記半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合、上記電荷蓄積膜に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１５５】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも大きいので、上記半導体基板から上記電荷蓄積膜に注入されるキャリアとしてのホールに対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記電荷蓄積膜に迅速に注入できて、書き込みを比較的高速に行うことができる。また、上記電荷蓄積膜にホールが保持されて電荷が蓄積された状態では、上記第１の絶縁膜と、上記第２の絶縁膜との両方が、上記電荷蓄積膜に保持されたホールに対してトンネル障壁として働くので、上記電荷蓄積膜に保持されたホールが上記半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しを行なう際、上記電荷蓄積膜に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１５６】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記半導体基板から上記導電体微粒子に注入するキャリアとしての電子に対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記電子を上記導電体微粒子に迅速に注入できて、書き込みを比較的高速に行なうことができる。また、上記導電体微粒子に電子が保持されて電荷が蓄積された状態において、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電子は半導体基板にリークし難くいから、誤消去を効果的に防止できる。また、読み出しを行なう際、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１５７】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしないから、このメモリ膜は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【０１５８】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子を含む上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を保持できるメモリ膜が得られる。
【０１５９】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも大きいので、上記半導体基板から上記導電体微粒子に注入されるキャリアとしてのホールに対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記導電体微粒子に迅速に注入することができて、書き込みを比較的高速に行うことができる。また、上記導電体微粒子にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記ホールは半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しを行なう際、上記導電体微粒子に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１６０】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークせず、さらに、上記導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられているので、電荷のリークを効果的に防止できる。したがって、安定してメモリ機能を保持できて、良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１６１】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を有するメモリ膜が得られる。
【０１６２】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記電極から上記電荷蓄積膜にキャリアとしての電子を注入する際、この電子に対して上記第３の絶縁膜のみがトンネル障壁として働くから、上記電子を上記電荷蓄積膜に迅速に注入でき、その結果、書き込みを比較的高速に行なえるメモリ膜が得られる。また、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態において、上記電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くから、上記電子は、上記電荷蓄積膜から電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合、上記電荷蓄積膜に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１６３】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間に、トンネル現象によるダメージに起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６４】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さいので、上記電極から上記電荷蓄積膜に注入するキャリアとしてのホールに対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記電荷蓄積膜に迅速に注入できて、メモリ膜の書き込みを比較的高速に行うことができる。また、上記電荷蓄積膜にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記ホールは電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しの際、上記電荷蓄積膜に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１６５】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象が殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６６】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記電極から上記導電体微粒子に注入されるキャリアとしての電子に対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記電子を上記導電体微粒子に迅速に注入できて、書き込み速度が比較的高速のメモリ膜が得られる。また、上記導電体微粒子に電子が保持されて電荷が蓄積された状態において、上記電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記導電体微粒子に保持された電子は、上記電極にリークし難くて、誤消去を効果的に防止できる。また、読み出しの際、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１６７】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が生じ難いから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６８】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしないから、安定してメモリ機能を保持できて、良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１６９】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を有するメモリ膜が得られる。
【０１７０】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれる導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さいので、上記電極から上記導電体微粒子に注入されるキャリアとしてのホールに対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記導電体微粒子に迅速に注入できて、書き込みが比較的高速のメモリ膜が得られる。また、上記導電体微粒子にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くので、上記ホールは上記電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しの際に、上記導電体微粒子に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１７１】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１７２】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしなく、さらに、上記導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられているので、上記電荷のリークを効果的に防止でき、安定したメモリ機能を有して良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１７３】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、熱励起などに起因する電荷のリークを防止できて、高温下においても安定してメモリ機能を奏するメモリ膜が得られる。
【０１７４】
本発明のメモリ素子によれば、上記メモリ膜を用いて形成された電界効果型トランジスタを備えるので、蓄積された電荷のリークが殆ど無くて、誤消去が殆ど無く、また、誤書き込みが殆ど無く、しかも、高速動作のメモリ素子を構成することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態のメモリ膜を示す図である。
【図２】 メモリ膜のエネルギーバンド構造を示す模式図である。
【図３】 図３（ａ）は、書き込み時のエネルギーバンド構造を示す図であり、図３（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す図である。
【図４】 消去時のエネルギーバンド構造を示す図である。
【図５】 図５（ａ），（ｂ），（ｃ）は、メモリ膜を製造する工程を示す図である。
【図６】 第２実施形態のメモリ膜を示す図である。
【図７】 書き込み時のエネルギーバンド構造を示す図である。
【図８】 図８（ａ）は、消去時のエネルギーバンド構造を示す図であり、図８（ｂ）は、記憶保持時のエネルギーバンド構造を示す図である。
【図９】 図９（ａ），（ｂ）は、本発明の第３実施形態のメモリ膜を示す図である。
【図１０】 第４実施形態のメモリ膜を示す図である。
【図１１】 メモリ膜におけるエネルギーバンド構造を示す模式図である。
【図１２】 第５実施形態のメモリ膜を示す図である。
【図１３】 メモリ膜のエネルギーバンド構造を示す模式図である。
【図１４】 図１４（ａ）は、書き込み時のエネルギーバンド構造を示す模式図であり、図１４（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す模式図である。
【図１５】 図１５（ａ），（ｂ）は、第６実施形態のメモリ素子を示す図である。
【図１６】 ゲート電極の電位を変化させたときのドレイン電流の変化を示す図である。
【図１７】 従来のメモリ膜を示す図である。
【図１８】 図１８（ａ），（ｂ）は、従来のメモリ膜のエネルギーバンド構造を示す模式図である。
【符号の説明】
１１１ 半導体基板
１１２ 第１の絶縁膜
１１３ 第２の絶縁膜
１１４ 電荷蓄積膜
１１５ 第３の絶縁膜
１１６ 電極
【発明の属する技術分野】
本発明は、メモリ素子に関する。
【０００２】
【従来の技術】
従来、例えは不揮発性のメモリ素子としては、図１７に示すようなものがある（例えば、非特許文献１参照。）。このメモリ素子は、第１の電極が接続されるｐ型Ｓｉ（シリコン）基板９１１の表面に、熱酸化によって形成された厚さ２ｎｍ程度の薄いトンネル酸化膜９１２を備える。このトンネル酸化膜９１２の表面であって、上記ｐ型シリコン基板に形成されたチャネルの上方の位置に、粒径５ｎｍ程度の微粒子に形成されたＳｉ量子ドット（以下、量子ドットという）９１４が設けられている。上記量子ドット９１４上には、低圧ＣＶＤによって積層された厚さ１０ｎｍ程度の制御酸化膜９１５が設けられており、この制御酸化膜９１５上には、ｎ＋ポリシリコンから成る第２の電極９１６が設けられている。このメモリ素子は、上記量子ドット９１４が浮遊ゲートとして機能しており、薄い平板状に形成された上記酸化膜９１２を貫通する直接トンネル現象によって、上記Ｓｉ基板９１１の表面と上記量子ドット９１４との間で電子の出入を行う。そして、上記量子ドット９１４に電荷を蓄積するようにしている。
【０００３】
上記メモリ素子は、電界効果型トランジスタを構成して、上記量子ドットに蓄積された電荷を検出する。すなわち、上記メモリ素子の酸化膜９１２が、電界効果型トランジスタのゲート酸化膜として働くと共に、上記第２の電極９１６がゲート電極として働く。また、上記ｐ型Ｓｉ基板９１１中に、ソース／ドレイン領域９１７，９１８を形成している。
【０００４】
図１８（ａ），（ｂ）は、上記メモリ素子のエネルギーバンド構造を示した模式図である。上記メモリ素子に書き込を行なう場合、上記第２の電極９１６にプラスのゲート電圧を印加する。そして、図１８（ａ）に示すように、上記Ｓｉ基板９１１に生成される反転層９１９のキャリア電子を、直接トンネル現象によって上記トンネル酸化膜９１２を貫通させて、上記量子ドット９１４に入射させる。読み出しを行なう場合は、上記メモリ素子で構成する電界効果型トランジスタのドレイン電流を検出する。上記量子ドット９１４に電荷が蓄積されている場合、この電荷によって、上記ゲート電極９１６から反転層９１９への電界が遮蔽されるので、上記量子ドット９１４に電荷が蓄積されていない場合に比べて、上記ドレイン電流が減少する。したがって、上記ドレイン電流を検出することによって、上記量子ドット９１４の電荷の有無が検出できて、メモリ素子の記憶状態が検知できるのである。このメモリ素子において、消去を行なう場合は、ゲート電圧として、書き込み時とは逆に負電圧を印加し、これによって、上記量子ドット９１４に蓄積された電子を、上記トンネル酸化膜９１２を貫通して上記Ｓｉ基板９１１に直接トンネルさせる。
【０００５】
【非特許文献１】
Ｓ．Ｔｉｗａｒｉ、Ｆ．Ｒａｎａら著 ＩＥＤＭ（インターナショナル・エレクトロン・デバイセズ・ミーティング）ダイジェスト １９９５年 ｐ．５２１
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ素子は、上記Ｓｉ基板９１１の表面と量子ドット９１４との間に位置するトンネル酸化膜９１２が比較的薄いため、図１８（ｂ）に示すように、上記量子ドット９１４に蓄積された電荷が、上記Ｓｉ基板９１１にリークし易いという問題がある。したがって、このメモリ素子は、長時間の記憶保持ができないという不都合がある。このような電荷のリークを防ぐためには、上記トンネル酸化膜９１２を厚くしなければならないが、そうすると、書き込み時における上記量子ドット９１４への電荷の入射確率を大幅に低下させることになる。その結果、書き込み動作に時間がかかって、書き込み速度が低下するという問題が発生する。
【０００７】
そこで、本発明の目的は、蓄積電荷のリークを効果的に抑制でき、しかも、書き込みおよび消去を高速で行なえるメモリ素子を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴としている。
【０００９】
上記構成によれば、上記半導体基板と電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記半導体基板から上記電荷蓄積膜に注入することによって、この電荷蓄積膜に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差（電位差）は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第１の絶縁膜のみになる。したがって、上記電子は上記電荷蓄積膜に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態においては、上記電荷蓄積膜に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記電荷蓄積膜に保持された電子は、上記半導体基板にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合においても、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００１０】
【００１１】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加することによって消去を行う際、上記半導体基板から上記電荷蓄積膜に注入されるホールに対して、上記第１の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００１２】
【００１３】
【００１４】
１実施形態のメモリ素子は、上記電荷蓄積膜は、上記電荷をトラップする機能を有する絶縁膜である。
【００１５】
上記実施形態によれば、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜であるので、例えば上記第１の絶縁膜の一部に欠陥などが発生した場合でも、上記電荷蓄積膜を例えば導電性膜で形成した場合のような、上記電荷蓄積膜中に蓄積されている電荷の全てがリークすることが無い。つまり、上記欠陥の近傍の部分にトラップされた電荷のみがリークするのみであって、上記欠陥の近傍以外の部分にトラップされた電荷は、上記欠陥によってはリークしない。したがって、上記電荷蓄積膜は、上記欠陥の近傍以外の部分は電荷蓄積機能が保持されるので、このメモリ素子は、全体として、メモリ機能が殆ど劣化しない。その結果、このメモリ素子は、信頼性と歩留まりが効果的に向上する。
【００１６】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにしたことを特徴としている。
【００１７】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記半導体基板から上記導電体微粒子に注入することによって、この導電体微粒子に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第１の絶縁膜のみになる。したがって、上記電子は上記導電体微粒子に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記導電体微粒子に電子が保持されて電荷が蓄積された状態においては、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記導電体微粒子に保持された電子は、上記半導体基板にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記導電体微粒子における電荷の蓄積を検出する場合においても、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働く。したがって、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みが効果的に防止される。
【００１８】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷について、上記欠陥によるリークが殆ど生じない。したがって、このメモリ素子は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【００１９】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子を含む上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークが防止される。したがって、このメモリ素子は、例えば高温下においても、安定してメモリ機能を奏することができる。
【００２０】
なお、本発明において、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられていればよく、例えば、上記第２の絶縁膜中に位置してもよく、また、上記第２の絶縁膜と上記第３の絶縁膜との境界から第３の絶縁膜側に突出していてもよい。
【００２１】
【００２２】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加して消去を行う際、上記半導体基板から上記導電体微粒子に注入されるホールに対して、上記第１の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
１実施形態のメモリ素子は、上記第２の絶縁膜または上記第３の絶縁膜のいずれか一方の誘電率が、上記第１の絶縁膜の誘電率よりも高い。
【００２９】
上記実施形態によれば、上記第２の絶縁膜または第３の絶縁膜のいずれか一方の誘電率が、上記第１の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第２の絶縁膜または第３の絶縁膜のいずれか一方が受ける電圧よりも、上記第１の絶縁膜が受ける電圧が大きくなる。したがって、比較的小さい印加電圧によって、上記第１の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも低い印加電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを有効に簡略化でき、また、上記メモリ素子の劣化を有効に防止できる。
【００３０】
１実施形態のメモリ素子は、上記第２の絶縁膜と上記第３の絶縁膜との両方の誘電率が、上記第１の絶縁膜の誘電率よりも高い。
【００３１】
上記実施形態によれば、上記第２の絶縁膜および第３の絶縁膜の両方の誘電率が、上記第１の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第２の絶縁膜および第３の絶縁膜の両方が受ける電圧よりも、上記第１の絶縁膜が受ける電圧が大きくなる。したがって、大幅に小さい印加電圧によって、上記第１の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも大幅に低い電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを効果的に簡略化でき、また、上記メモリ素子の劣化を効果的に防止できる。
【００３２】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴としている。
【００３３】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記電極から上記電荷蓄積膜に注入することによって、この電荷蓄積膜に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第３の絶縁膜のみになる。したがって、上記電子は上記電荷蓄積膜に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。また、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態においては、上記電荷蓄積膜に保持された電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となる。したがって、上記電荷蓄積膜に保持された電子は、上記電極にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合においても、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００３４】
さらに、上記メモリ素子は、書き込み時において、トンネル現象によるキャリアの通過は上記第３の絶縁膜に生じるので、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じない。したがって、上記半導体基板に接した第１の絶縁膜は、キャリアのトンネル現象によるダメージを受けにくいので、このダメージに起因する準位が、上記半導体基板と第１の絶縁膜との間の界面に生じ難い。その結果、上記準位で電荷がトラップされることによるメモリ素子の特性のばらつきが、効果的に防止される。
【００３５】
【００３６】
また、消去を行なう場合、上記半導体基板と上記第３の電極とに、書き込み時と逆の電圧を印加する。この場合、上記電極から上記電荷蓄積膜に向うホールに対して、上記第３の絶縁膜のみがトンネル障壁として働く。その結果、上記ホールは上記電荷蓄積膜に迅速に注入されて、比較的高速に消去を実行できる。
【００３７】
【００３８】
【００３９】
【００４０】
１実施形態のメモリ素子は、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜である。
【００４１】
上記実施形態によれば、上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜であるので、上記第３の絶縁膜の一部に例えば欠陥などが発生した場合でも、上記電荷蓄積膜を導電体で形成した場合におけるような、蓄積された電荷の全てが上記欠陥からリークすることが無い。つまり、上記欠陥の近傍の部分にトラップされた電荷のみがリークするのみであって、上記欠陥の近傍以外の部分にトラップされた電荷は、上記欠陥によってはリークしない。したがって、上記電荷蓄積膜は、上記欠陥の近傍以外の部分は電荷蓄積機能が保持されるので、このメモリ素子は、全体として、メモリ機能が殆ど劣化しない。その結果、このメモリ素子は、信頼性と歩留まりが効果的に向上する。
【００４２】
本発明のメモリ素子は、
電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記導電体微粒子に注入されて蓄積されるようにしたことを特徴としている。
【００４３】
上記構成によれば、上記半導体基板と上記電極とに互いに異なる所定の電圧を印加して、キャリアとしての電子を、上記電極から上記導電体微粒子に注入することによって、この導電体微粒子に電荷が蓄積されて、書き込みが行なわれる。このとき、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記キャリアとしての電子に対してトンネル障壁として働くのは、上記第３の絶縁膜のみになる。したがって、上記電子は上記導電体微粒子に迅速に注入される。その結果、このメモリ素子は、書き込みが比較的高速に行なわれる。一方、上記導電体微粒子に電子が保持されて電荷が蓄積された状態においては、上記導電体微粒子に保持された電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となる。したがって、上記導電体微粒子に保持された電子は、上記電極にリークし難いので、誤消去が効果的に防止される。また、読み出しのために上記導電体微粒子における電荷の蓄積を検出する場合においても、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記導電体微粒子に誤って電子が注入され難い。したがって、誤書き込みが効果的に防止される。
【００４４】
さらに、上記メモリ素子は、書き込み時において、トンネル現象によるキャリアの通過は上記第３の絶縁膜に生じるので、上記第１の絶縁膜にはキャリアのトンネル現象が殆ど生じない。したがって、上記半導体基板に接した第１の絶縁膜は、キャリアのトンネル現象によるダメージを受けにくいので、このダメージに起因する準位が、上記半導体基板と第１の絶縁膜との間の界面に生じ難い。その結果、上記準位で電荷がトラップされることによるメモリ素子の特性のばらつきが、効果的に防止される。
【００４５】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によるリークが殆ど生じない。したがって、このメモリ素子は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【００４６】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークが防止される。したがって、このメモリ素子は、例えば高温下においても、安定してメモリ機能を奏することができる。
【００４７】
なお、本発明において、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられていればよく、例えば、上記第２の絶縁膜中に位置してもよく、また、上記第２の絶縁膜と上記第３の絶縁膜との境界から第３の絶縁膜側に突出していてもよい。
【００４８】
【００４９】
また、上記半導体基板と上記電極とに、書き込み時と逆の電圧を印加して消去を行う際、上記電極から上記導電体微粒子に注入されるホールに対して、上記第３の絶縁膜のみがトンネル障壁として働く。したがって、比較的高速に消去が行なわれる。
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
１実施形態のメモリ素子は、上記第１の絶縁膜または上記第２の絶縁膜のいずれか一方の誘電率が、上記第３の絶縁膜の誘電率よりも高い。
【００５７】
上記実施形態によれば、上記第１の絶縁膜または第２の絶縁膜のいずれか一方の誘電率が、上記第３の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定電圧が印加された場合、上記第１の絶縁膜または第２の絶縁膜のいずれか一方が受ける電圧よりも、上記第３の絶縁膜が受ける電圧が大きくなる。したがって、比較的小さい印加電圧によって、上記第３の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも低い印加電圧で書き込みおよび消去を行うことができる。したがって、このメモリ素子の駆動回路などを有効に簡略化でき、また、上記メモリ素子の劣化を有効に防止できる。
【００５８】
１実施形態のメモリ素子は、上記第１の絶縁膜と上記第２の絶縁膜との両方の誘電率が、上記第３の絶縁膜の誘電率よりも高い。
【００５９】
上記実施形態によれば、上記第１の絶縁膜および第２の絶縁膜の両方の誘電率が、上記第３の絶縁膜の誘電率よりも高いので、書き込み時および消去時に各電極に所定の電圧が印加された場合、上記第１の絶縁膜および第２の絶縁膜の両方が受ける電圧よりも、上記第３の絶縁膜が受ける電圧が大きくなる。したがって、従来よりも大幅に小さい印加電圧によって、上記第３の絶縁膜に、トンネル現象によるキャリアの通過が生じる。その結果、このメモリ素子は、従来よりも大幅に低い電圧で書き込みおよび消去を行うことができる。したがって、駆動回路などを効果的に簡略化でき、また、上記メモリ素子の劣化を効果的に防止できる。
【００６０】
【００６１】
【００６２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００６３】
以下の実施形態においては、所定物質の伝導帯下端と真空準位との間のエネルギー差を、「電子親和力」と定義する。また、所定物質のフェルミレベルと真空準位との間のエネルギー差を、「仕事関数」と定義する。また、所定物質の価電子帯上端と真空準位との間のエネルギー差を、「イオン化エネルギー」と定義する。
【００６４】
また、エネルギーバンド構造を示す模式図において、電子に関しては、紙面上方を高エネルギー側、紙面下方を低エネルギー側とする。ホールに関しては、紙面上方を低エネルギー側、紙面下方を高エネルギー側とする。
【００６５】
（第１実施形態）
本発明の第１実施形態のメモリ膜とその製造方法を、図１乃至５を用いて説明する。
【００６６】
図１は、第１実施形態のメモリ膜を示す図である。このメモリ膜は、第１の電極となるｐ型シリコンなどの半導体基板１１１と、第１の絶縁膜１１２と、第２の絶縁膜１１３と、電荷蓄積膜１１４と、第３の絶縁膜１１５と、第２の電極１１６とを順に積層して形成している。
【００６７】
上記第１の絶縁膜１１２は、シリコン酸化膜で形成している。本実施形態のメモリ膜は、書き込みおよび消去の際、上記電荷蓄積膜１１４への電荷の注入および抜き取りを、上記第１の絶縁膜１１２を介して半導体基板１１１側から行う。したがって、上記第１の絶縁膜１１２は、比較的薄く、しかも、書き込みおよび消去時に生成される電界によって絶縁破壊が生じないことが必要であり、そのため、１〜４ｎｍの膜厚を有するのが好ましい。本実施形態では、上記第1の絶縁膜１１２の膜厚を３ｎｍにしている。
【００６８】
上記第２の絶縁膜１１３は、シリコン窒化膜によって形成している。この第２の絶縁膜１１３は、膜厚が２〜６ｎｍ程度であるのが好ましく、本実施形態では膜厚を３ｎｍにしている。
【００６９】
なお、上記第１、第２の絶縁膜１１２，１１３の材料の組み合わせは、シリコン酸化膜およびシリコン窒化膜に限られず、後述するバンド構造が得られる材料を適宜選べばよい。
【００７０】
上記電荷蓄積膜１１４は、例えば厚さ３〜５ｎｍ程度のポリシリコン膜によって形成する。
【００７１】
第３の絶縁膜１１５は、シリコン酸化膜によって形成している。本実施形態では、書き込みおよび消去の際、上記電荷蓄積膜１１４への電荷の注入および抜き取りを、上記半導体基板１１１側から行う。したがって、上記第３の絶縁膜は、電荷のトンネル現象を極力抑える必要があり、そのため、５〜１０ｎｍの膜厚を有するのが好ましい。本実施形態では、膜厚を５ｎｍにしている。
【００７２】
上記第２の電極１１６は、導電性を奏する不純物（リンなど）を高濃度に含むポリシリコンで形成している。あるいは、第２の電極１１６は金属で形成してもよい。
【００７３】
図２は、上記メモリ膜のエネルギーバンド構造を示す模式図である。図１における右側が、図１における半導体基板１１１側である。ここで示すエネルギーバンド構造は、簡単のため、すべてのバンドをフラットに描いている。実際には、電極間に電位差を与えない場合であってもエネルギーバンドは変形している。
【００７４】
上記シリコン酸化膜によって第１の絶縁膜１１２を形成し、シリコン窒化膜によって第２の絶縁膜１１３を形成している。ここで、図２の模式図に示すように、上記第１の絶縁膜１１２の伝導帯下端Ｅｃ１と真空準位１１７との間のエネルギー差、つまり電子親和力Ａは、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２と真空準位１１７との間のエネルギー差、つまり電子親和力Ｂよりも小さい。また、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と真空準位１１７との間のエネルギー差、つまりイオン化エネルギーａは、上記第２の絶縁膜１１３の価電子帯上端Ｅｖ２と真空準位１１７との間のエネルギー差、つまりイオン化エネルギーをｂよりも大きい。つまり、上記第１の絶縁膜１１２と第２の絶縁膜１１３との間に、電子親和力Ａ，Ｂと、イオン化エネルギーａ，ｂとに関して、Ａ＜Ｂ、かつ、ａ＞ｂの関係が成立する。なお、このような関係が成立する他の材料によって、第１の絶縁膜と、第２の絶縁膜とを形成してもよい。例えば、第１の絶縁膜としては、シリコン酸化膜の他に、電子親和力、イオン化エネルギーの大きい物質として、Ａｌ２Ｏ３などの材料を用いてもよい。この場合、第２の絶縁膜としては、上記シリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などの材料を使用することが可能である。
【００７５】
図３（ａ）は、本実施形態のメモリ膜の書き込み時におけるエネルギーバンド構造を示す図であり、図３（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す図である。本実施形態のメモリ膜は、書き込み時に、キャリアとしての電子の直接トンネリング現象を利用している。図３（ａ）に示すように、上記第１電極としての半導体基板１１１の電位を０Ｖ、第２の電極１１６の電位を＋７Ｖとすると、上記半導体基板１１１の表面付近に反転層１１９が生じる。この反転層１１９を形成するために、電圧の印加に加えて、必要に応じて光照射などを行ってもよい。上記反転層１１９の電子は、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２よりも高エネルギーを有するので、一部の電子１２０が第１の絶縁膜１１２をトンネル現象によって通過して、上記電荷蓄積膜１１４に蓄積される。ここで、上記反転層の高エネルギーの電子１２０に対して、上記第２の絶縁膜１１３は障壁として働かない一方、上記第１の絶縁膜１１２のみがトンネル障壁として働く。この第１の絶縁膜１１２は比較的薄い膜厚を有するので、この第１の絶縁膜１１２における上記電子１２０のトンネル確率は比較的高い。したがって、上記反転層の電子１２０は、上記第１の絶縁膜１１２を迅速に通過して上記電荷蓄積膜１１４に迅速に蓄積されるので、このメモリ膜は比較的速い書き込み速度を実現できるのである。
【００７６】
本実施形態のメモリ膜は、上記第２の絶縁膜１１３と半導体基板１１１との間に第１の絶縁膜１１２を設けて、上記第２の絶縁膜１１３と半導体基板１１１とが接していない。したがって、適切な電圧を印加することによって、上記半導体基板１１１表面近傍の反転層１１９の電子を、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２よりも高エネルギーにすることができる。さらに、上記第１絶縁膜１１２と第２絶縁膜１１３は、各々の伝導帯下端Ｅｃ１，Ｅｃ２の真空準位１１７からのエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するので、書き込み時の印加電圧を比較的低くできる。したがって、各絶縁膜１１２、１１３の劣化を効果的に防止できる。
【００７７】
なお、上記半導体基板１１１と第２電極１１６との間に印加する電圧は、０Ｖおよび＋７Ｖに限られず、各絶縁層１１２，１１３の材料および厚みに応じて、反転層の電子のエネルギーが、第２の絶縁膜の伝導帯下端Ｅｃ２よりも高く、かつ、第１の絶縁膜の伝導帯下端Ｅｃ１よりも低くなる電圧を印加すればよい。
【００７８】
一方、上記半導体基板１１１と第２の電極１１６との間に電位差を与えない保持状態では、図３（ｂ）に示すように、上記電荷蓄積膜１１４に蓄積された電子１２０の準位は、上記第２の絶縁膜１１３の伝導帯下端Ｅｃ２および第１の絶縁膜１１２の伝導帯下端Ｅｃ１よりも低い。したがって、この第２の絶縁膜１１３および第１の絶縁膜１１２のいずれも、上記電子１２０に対するトンネル障壁となるので、この電子１２０は、トンネル現象による半導体基板１１１へのリークが殆ど生じない。その結果、このメモリ膜は、長時間の記憶保持が可能となる。
【００７９】
また、本実施形態のメモリ膜は、上記電荷蓄積膜１１４に蓄積された電荷の多寡を検出して読み出を行なう場合、上記電荷蓄積膜１４４に蓄積された電荷が散逸しない程度の充分に低い電圧、例えば２Ｖの電圧を電極１１１，１１６間に印加する。この場合の静電容量を測定することによって、上記電荷蓄積膜１１４に蓄積された電荷の多寡を検出して、記憶状態を検出する。このように印加電圧が比較的低い読み出し時においても、上記記憶保持時と同様に、電荷蓄積膜１１４と半導体基板１１１とは、第１の絶縁膜１１２と第２の絶縁膜１１３の二重の絶縁膜で電気的に分離された状態が保たれる。その結果、半導体１１１と電荷蓄積膜１１４との間の電荷移動による誤書き込みや誤消去が防止される。なお、上記誤書き込みとは、読み出し時などのような、書き込み動作時以外の電圧印加によって、電荷蓄積膜１１４に電荷が誤って注入されることを言う。また、上記誤消去とは、消去動作時以外の電圧印加によって、電荷蓄積膜１１４から電荷が誤って抜け出ることを言う。
【００８０】
このようにして、本実施形態のメモリ膜によれば、高い記憶保持能力を保ちつつ、第１の絶縁膜１１２の厚みを薄くして、書き込みに直接トンネル現象を用いることが可能となる。したがって、書き込み電圧を低減し、しかも、トンネル絶縁膜の劣化を抑えることができる。その結果、メモリ膜の信頼性を向上できる。
【００８１】
次に、本実施形態のメモリ膜について、消去を行なう方法を、図４を用いて説明する。消去を行なう場合、図３（ｂ）で示すように電荷蓄積膜１１４に蓄積された電荷を、ホールを直接トンネリング現象によって上記電荷蓄積膜１１４に注入することによって消去する。すなわち、上記半導体基板１１１の電位を０Ｖ、上記第２の電極１１６の電位を−７Ｖにして、上記半導体基板１１１表面にホールの蓄積層１２１を形成する。この場合、上記蓄積層１２１に蓄積されるホールの準位は、第２の絶縁膜１１３の価電子帯上端Ｅｖ２よりも低くなって、高エネルギーになる。なお、ホールに対しては、図４の下方が高エネルギー側である。したがって、上記ホールに対して第１の絶縁膜１１２のみがトンネル障壁となり、このホールは、上記第１の絶縁膜１１２をトンネル現象によって通過して、上記電荷蓄積膜１１４に入射する。この電荷蓄積膜１１４に入射したホールは、電子１２０と再結合して、この電荷蓄積膜１１４の電荷が消去される。この場合、上記ホール１２２に対して障壁として働くのは第１の絶縁膜１１２のみであるため、上記ホールは高いトンネル確率で上記電荷蓄積膜１１４に入射する。その結果、このメモリ膜は、比較的速い消去速度を実現できる。
【００８２】
上記ホール１２２に対して第１の絶縁膜１１２のみがトンネル障壁として働くことは、上記第２の絶縁膜１１３と半導体基板１１１との間に、上記第１の絶縁膜１１２を配置するという構成で達成している。つまり、半導体基板１１１と第２電極１１６と間に適切な電圧を印加することにより、上記蓄積層１２１のホールを、上記第２の絶縁膜１１３の価電子帯上端Ｅｖ２よりも高エネルギー（図４の下方向側）にすることができる。さらに、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と、第２の絶縁膜１１３の価電子帯上端Ｅｖ２とについて、真空準位１１７からの各々のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するので、比較的低い印加電圧によって、ホールを電荷蓄積膜１１４に入射できる。その結果、上記第１および第２の絶縁膜は、印加電圧が低減されて、劣化が効果的に防止される。また、上記電極１１１，１１６に適切な電圧を印加することにより、上記半導体基板１１１表面に形成された蓄積層１２１のホール１２２のエネルギーを、Ｅｖ２より高く、かつ、Ｅｖ１より低くすることができる。その結果、上記第１の絶縁膜１１２のみについて直接トンネリング現象を用いて、比較的小さい印加電圧によって、上記ホールを電荷蓄積膜１１４に入射させることができる。
【００８３】
上記ホール１２２を電荷蓄積膜１１４に入射させる場合においても、電極１１１，１１６に印加する電圧の値は、本実施形態の電圧値に限られず、各絶縁膜層の材料や膜厚に応じて適切な電圧値にすればよい。各絶縁膜層の材料・膜厚を適当に選ぶことによって、印加電圧をさらに低くすることができる。
【００８４】
このように、本実施形態によれば、比較的薄い第１絶縁膜１１２を用いて、書き込み電圧が比較的低く、しかも、良好な記憶保持特性を有し、さらに、消去時にも直接トンネル現象を用いることができる。したがって、書き込みおよび消去時のいずれの印加電圧も低減でき、また、第１および第２絶縁膜１１２，１１３の劣化を抑えることができる。その結果、良好な信頼性を有するメモリ膜が得られる。
【００８５】
図５（ａ），（ｂ），（ｃ）は、本実施形態のメモリ膜を製造する工程を示した図である。
【００８６】
まず、ｐ型シリコンからなる半導体基板１１１上に、９００℃のＮ２Ｏ雰囲気中で、３ｎｍのシリコン酸化膜を成膜して第１の絶縁膜１１２を形成する。なお、このシリコン酸化膜の成膜にはＣＶＤ法を用いることもできる。なお、上記第１の絶縁膜１１２は、電界効果トランジスタのゲート酸化膜として機能させる場合は、界面準位の生成が少ない熱酸化法によって成膜するのが好ましい。続いて、８００℃のジクロロシランおよびアンモニア混合ガス雰囲気中で、上記第１の絶縁膜１１２の表面に、減圧化学的気相成長法（ＬＰＣＶＤ法）によって３ｎｍのシリコン窒化膜を成膜する。これによって、図５（ａ）に示すように、半導体基板１１１上に、第１の絶縁膜１１２および第２の絶縁膜１１３を形成する。上記シリコン窒化膜については、ＬＰＣＶＤ法によって堆積した後、さらにアンモニア雰囲気下でランプ加熱を行うことで、ダングリングボンドの少ない良質な膜にすることが可能である。また、上記第１の絶縁膜１１２と第２の絶縁膜１１３とは、上記第２の絶縁膜１１３の電子親和力が、第１の絶縁膜１１２の電子親和力よりも大きいこと、および、この第２の絶縁膜１１３のイオン化エネルギーが第１の絶縁膜１１２のイオン化エネルギーよりも小さいことの２つの条件を満たすように、材料を適宜選べばよい。
【００８７】
次に、６２０℃のＳｉＨ４雰囲気中で、減圧化学的気相成長法（ＬＰＣＶＤ法）によってポリシリコン膜を成膜して、電荷蓄積膜１１４を形成する。さらに、９００℃のＮ２Ｏ雰囲気中で、上記ポリシリコン膜の表面を酸化することによって、厚さ５ｎｍのシリコン酸化膜を形成して第３の絶縁膜１１５を得る。（図５（ｂ））。このシリコン酸化膜は、熱酸化によって形成するのに限られず、例えはＣＶＤ法などの他の方法で形成してもよい。
【００８８】
次に、ＬＰＣＶＤ法によってポリシリコン膜を成膜し、このポリシリコン膜に、例えばリンを１〜５×１０１５ｃｍ−２注入した後、窒素雰囲気下でアニールを行って第２の電極１１６を形成して、本実施形態のメモリ膜が完成する（図５（ｃ））。
【００８９】
本実施形態において、各層の材料、膜厚、印加電圧などは、あくまで一例であり、本発明の要件を満たす範囲で、メモリ膜の使用目的に応じて適宜選択すればよい。ここにおいて、上記第１の絶縁膜１１２および第２の絶縁膜１１３を形成する材料は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位１１７との間の差Ａ，ＢにＡ＜Ｂの関係が成立すれば、電荷蓄積膜１１４への電子の注入（本実施形態では書き込み）が高速に行われるようにできる。また、上記第１の絶縁膜１１２および第２の絶縁膜１１３を形成する材料は、各々の価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位１１７との間の差ａ，ｂにａ＞ｂの関係が成立すれば、電荷蓄積膜１１４へのホールの注入（本実施形態では消去）が高速に行われるようにできる。なお、第１の絶縁膜と第２の絶縁膜としては、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位１１７との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位１１７との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【００９０】
また、上記第１の絶縁膜１１２および第２の絶縁膜１１３について、上記伝導帯下端および価電子帯上端に関する条件が成立すれば、上記半導体基板１１１と第１の絶縁膜１１２とは接している必要はない。例えば、上記半導体基板１１１と第１の絶縁膜１１２との間に薄い誘電体膜などを設けてもよい。また、上記第１の絶縁膜１１２と第２の絶縁膜１１３の間、あるいは、上記第２の絶縁膜１１３と電荷蓄積膜１１４との間、あるいは、上記電荷蓄積膜１１４と第３の絶縁膜１１５との間、あるいは、上記第３の絶縁膜１１５と第２の電極との間についても、他の層を設けてもよい。
【００９１】
（第２実施形態）
図６は、本発明の第２実施形態のメモリ膜を示した図である。このメモリ膜は、第１の電極であるｐ型シリコンからなる半導体基板１１１と、シリコン酸化膜からなる第１の絶縁膜１１２と、第２の絶縁膜１３３と、電荷をトラップする機能を有する絶縁膜１３４と、シリコン酸化膜からなる第３の絶縁膜１１５と、リンなどの不純物を高濃度に含むポリシリコンなどからなる第２の電極１１６とが順に積層されて形成されている。本実施形態において、第１実施形態と同一の構成部分には同一の参照番号を付して、詳細な説明を省略する。
【００９２】
上記電荷をトラップする機能を有する絶縁膜１３４は、例えばシリコン窒化膜によって形成する。このシリコン窒化膜は、電荷の蓄積に用いるため、通常のＬＰＣＶＤ法によって作成されてダングリングボンドを含むものを用いる。
【００９３】
本実施形態のメモリ膜は、書き込みおよび消去を、第１実施形態と同様に実行する。このメモリ膜における書き込みおよび消去の様子を、図７および図８（ａ），（ｂ）のエネルギーバンド構造の模式図を用いて説明する。
【００９４】
まず、書き込み時には、図７に示すように、上記半導体基板１１１に対して第２の電極１１６に適当な正電圧を印加することにより、第１の絶縁膜１１２のみに電子をトンネルさせて、この電子を上記絶縁膜１３４内に注入する。これによって、上記電子は、電荷をトラップする機能をもつ絶縁膜１３４内の準位１３０に、速やかにトラップされる。
【００９５】
消去時は、図８（ａ）に示すように、上記半導体基板１１１に対して第２の電極１１６に適当な負電圧を印加することにより、第１の絶縁膜１１２のみにホールをトンネルさせて、このホールを上記絶縁膜１３４内に注入する。これによって、上記絶縁膜１３４内の準位１３０にトラップされている電子１２０と、上記ホールとが再結合して、この絶縁膜１３４の電荷が速やかに消去される。
【００９６】
一方、電極１１１，１１６間に電位差を与えない記憶保持状態では、図８（ｂ）に示すように、上記絶縁膜１３４内の準位１３０にトラップされている電子１２０に対して、上記第１の絶縁膜１１２と第２の絶縁膜１３３との両方がトンネル障壁となる。したがって、上記電子１２０が上記第１および第２の絶縁膜１１２，１３３をトンネル現象によって通過する確率は極めて低い。したがって、上記絶縁膜１３４内にトラップされた電子１２０は、上記半導体基板１１１に殆どリークしないので、長時間の記憶保持が可能になる。
【００９７】
上記メモリ膜の記憶保持状態（つまり、上記絶縁膜１３４に蓄積された電荷の多寡）を読み出す場合、上記蓄積された電荷が散逸しない程度に充分に低い電圧（例えば２Ｖ）を印加して、静電容量測定を行う。上記絶縁膜１３４における蓄積電荷の多寡によって静電容量が変化するので、メモリ膜の記憶状態を検出できるのである。このような低い電圧が印加される読み出し時においても、上記絶縁膜１３４にトラップされた電荷に対して、上記第１の絶縁膜１１２と第２の絶縁膜１３３とがトンネル障壁として働くので、上記絶縁膜１３４から半導体基板１１１への電荷の移動が防止されて、誤書き込みや誤消去を防止できる。
【００９８】
すなわち、第１実施形態と同様に、上記第１の絶縁膜１１２と第２の絶縁体膜１３３とについて、真空準位からの各々の伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するとともに、真空準位からの各々の価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差にａ＞ｂの関係が成立するので、書き込みおよび消去速度が高速で、しかも、記憶保持時間が比較的長いメモリを実現することができる。
【００９９】
さらに、本実施形態では、電荷をトラップする機能を有する絶縁体１３４を電荷蓄積膜として使用しているので、例えば第１の絶縁膜１１２の一部に欠陥などが生じた場合でも、この欠陥が生じた部分の近傍以外の部分は、電荷の保持能力が失われない。したがって、上記電荷をトラップする機能を有する絶縁体１３４は、全体として、上記欠陥の影響を殆ど受けない。その結果、メモリ膜は、良好な信頼性を有し、また、歩留まりを向上させることができる。
【０１００】
なお、第１の絶縁膜と第２の絶縁膜は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１０１】
なお、本実施形態において、上記メモリ膜を構成する各層は、互いに接している必要はなく、必要に応じて、例えば誘電体薄膜などを設けることが可能である。
【０１０２】
（第３実施形態）
図９（ａ）は、本発明の第３実施形態のメモリ膜を示す図である。本実施形態のメモリ膜について、第１実施形態のメモリ膜と同一の部分には同一の参照番号を付して、詳細な説明を省略する。第３実施形態のメモリ膜は、第１の電極であるｐ型シリコンからなる半導体基板１１１と、シリコン酸化膜などからなる第１の絶縁膜１１２と、導電体微粒子１４４を含んだ第２の絶縁膜１４３と、シリコン酸化膜からなる第３の絶縁膜１１５と、ポリシリコンからなる第２の電極１１６とを順に積層して形成している。
【０１０３】
上記第２の絶縁膜１４３は、シリコン窒化膜によって形成している。上記導電体微粒子１４４は、シリコンやゲルマニウムなどの半導体を用いて形成してもよく、あるいは、金などの金属を用いて形成してもよい。また、上記導電体微粒子１４４は、図９（ａ）に示すように、上記第２の絶縁膜１４３中に配置してもよく、また、上記第２の絶縁膜１４３と第３の絶縁膜１１５との境界から第３の絶縁膜１１５側に突出していてもよい。あるいは、図９（ｂ）に示すように、上記第２の絶縁膜１４３中に配置された導電体微粒子１４４ａと、上記第２および第３の絶縁膜１４３，１１５の境界に接して第３の絶縁膜１１５側に突出した導電体微粒子１１４ｂとを備えてもよい。要は、上記導電体微粒子１４４は、上記第２の絶縁膜１４３によって第１の絶縁膜１１２から隔てられていればよい。
【０１０４】
本実施形態のメモリ膜は、第１実施形態と同様に、上記第１の絶縁膜１１２の電子親和力Ａよりも第２の絶縁膜１４３の電子親和力Ｂが大きく、かつ、上記第１の絶縁膜１１２のイオン化エネルギーａよりも第２の絶縁膜１４３のイオン化エネルギーｂが小さい。つまり、上記第１の絶縁膜１１２と第２の絶縁膜１４３とについて、真空準位に対する各々の伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂに、Ａ＜Ｂの関係が成立するとともに、真空準位に対する各々の価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差ａ，ｂに、ａ＞ｂの関係が成立する。このような関係を得るため、例えば、上記第１の絶縁膜１１２は、シリコン酸化膜のほかに、Ａｌ２Ｏ３などで形成してもよく、また、上記第２の絶縁膜１４３は、シリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などで形成してもよい。
【０１０５】
本実施形態のメモリ膜は、書き込みを行なう場合、第１の電極である半導体基板１１１に対して第２の電極に正電圧を印加する。これによって、上記第１の絶縁膜１１２のみが、キャリアとしての電子に対してトンネル障壁として働く。したがって、上記電子は、上記導電体微粒子１４４，１４４ａ，１４４ｂに迅速に入射されて蓄積される。また、記憶保持時には、上記第１の絶縁膜１１２と第２の絶縁膜１４３との両方がトンネル障壁として働くので、上記伝導帯微粒子１４４，１４４ａ，１４４ｂに蓄積された電荷としての電子は、上記半導体基板１１１側にリークし難い。その結果、このメモリ膜は、長時間に亘って安定して記憶保持が可能になる。
【０１０６】
さらに、本実施形態のメモリ膜は、上記導電体微粒子１４４，１４４ａ，１４４ｂに電子を蓄積するので、上記第１の絶縁膜１１２の一部に欠陥などが生じても、上記欠陥が生じた部分の近傍以外の部分の導電体微粒子１４４，１４４ａ，１４４ｂからは、電子が殆どリークしない。したがって、このメモリ膜全体としては、電荷保持能力が殆ど損なわれない。その結果、上記第１の絶縁膜１１２が多少欠陥を有してもメモリ膜は良好な信頼性を有し、また、メモリ膜の歩留まりを向上させることができる。
【０１０７】
さらに、本実施形態では、上記第２の絶縁膜１４３に含まれた導電体微粒子１４４，１４４ａ，１４４ｂに電子を蓄積するので、この蓄積された電子は比較的深い準位、つまり、低エネルギーの準位に蓄積されるから、例えば熱励起を生じても、電荷のリークが生じ難い。その結果、環境温度の変動が生じても、長時間に亘って記憶を保持できて、高信頼のメモリ膜が得られる。
【０１０８】
また、第１実施形態１と同様に、第２の絶縁体膜１４３として、第１の絶縁膜１１２のイオン化エネルギーよりも小さいイオン化エネルギーを有する材料を用いることによって、書き込み速度および消去速度が高く、しかも、記憶保持時間が比較的長いメモリを実現することができる。
【０１０９】
なお、第１の絶縁膜と第２の絶縁膜は、各々の伝導帯下端Ｅｃ１，Ｅｃ２について、真空準位との間の差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ１，Ｅｖ２について、真空準位との間の差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１１０】
なお、本実施形態のメモリ膜を構成する各層は、互いに接している必要はなく、必要に応じて、各層の間に誘電体薄膜などを設けてもよい。
【０１１１】
（第４実施形態）
図１０は、本発明の第４実施形態のメモリ膜を示す図であり、図１１は、本実施形態のメモリ膜におけるエネルギーバンド構造を示す模式図である。本実施形態のメモリ膜は、第２の絶縁膜１５３および第３の絶縁膜１５５として、高誘電率を有する絶縁体であるＺｒＯ２を用いた点が、第１実施形態のメモリ膜と異なる。
【０１１２】
本実施形態のメモリ膜についても、第１実施形態と同様に、上記第１の絶縁膜１１２の電子親和力Ａよりも第２の絶縁膜１５３の電子親和力Ｂを大きく、かつ、上記第１の絶縁膜１１２のイオン化エネルギーａよりも第２の絶縁膜１５３のイオン化エネルギーｂを小さくしている。さらに、第１の絶縁膜１１２の誘電率よりも、第２の絶縁膜１５３および第３の絶縁膜１５５の誘電率を高くしている。
【０１１３】
上記電子親和力、イオン化エネルギー、および、誘電率に関する関係をなすため、第１の絶縁膜１１２として、誘電率が比較的低いシリコン酸化膜を用いている。また第２の絶縁膜１５３、第３の絶縁膜１５５として、高誘電率を有し、かつ、電子親和力およびイオン化エネルギーが小さいＺｒＯ２を用いている。また、ＺｒＯ２の他に、ＨｆＯ２、Ｌａ２Ｏ３等の物質を用いてもよい。
【０１１４】
本実施形態のメモリ膜において、書き込みを行なう場合、第１実施形態と同様に、上記半導体基板１１１に対して第２の電極１１６に適当な正電圧を印加して、半導体基板１１１に生じる反転層１１９の電子のエネルギーを、第２の絶縁膜１５３の伝導帯下端Ｅｃ２よりも高くする。これによって、上記半導体基板１１１から電荷蓄積膜１５４に注入する電子について、厚みが比較的薄い第１の絶縁膜１１２のみがトンネリング障壁として働く。その結果、上記電子が迅速に上記電荷蓄積膜１５４に注入して蓄積されるので、書き込みが高速に行なわれる。
【０１１５】
ここで、本実施形態では、上記第２の絶縁膜１５３および第３の絶縁膜１５５の誘電率を第１の絶縁膜１１２よりも高くしている。したがって、書き込みのために第２の電極１１６に正電圧を印加した場合、誘電率が低い膜すなわち第１の絶縁膜１１２が、上記第２の絶縁膜１５３および第３の絶縁膜１５５よりも大きい電圧を受ける。したがって、上記第２の電極１１６への印加電圧が比較的低くても、上記半導体基板１１１に生じる反転層１１９の電子のエネルギーを第２の絶縁膜１５３の伝導帯下端Ｅｃ２よりも高くすることができる。つまり、比較的低い上記第２の電極１１６への印加電圧によって、上記電荷蓄積膜１５４に電子を注入して書き込みを行なうことができる。また、消去時においても、書き込み時と同様に、比較的小さい印加電圧によって、上記電荷蓄積膜１５４にホールを注入して消去を行なうことができる。
【０１１６】
本実施形態によれば、書き込みおよび消去を従来よりも低い電圧で行えるので、書き込みおよび消去時の印加電圧を生成するための回路の構成を簡略化することができ、ひいては、メモリ膜の製造コストを下げることができる。また、動作電圧の低減によって、このメモリ膜を用いて構成された素子の劣化を防止することができる。
【０１１７】
本実施形態において、上記第２の絶縁膜１５３および第３の絶縁膜１５５の両方について、上記第１の絶縁膜１１２よりも誘電率を高くしたが、上記第２の絶縁膜１５３および第３の絶縁膜１５５のいずれか一方について、上記第１の絶縁膜１１２よりも誘電率を高くしてもよい。
【０１１８】
また、第１の絶縁膜と第２の絶縁膜は、各々の電子親和力Ａ，Ｂ、すなわち、各々の伝導帯下端Ｅｃ１，Ｅｃ２の真空準位に対する差Ａ，Ｂに、Ａ＜Ｂの関係のみが成立するものを用いてもよい。また、各々のイオン化エネルギーａ，ｂ、すなわち、各々の価電子帯上端Ｅｖ１，Ｅｖ２の真空準位に対する差ａ，ｂに、ａ＞ｂの関係のみが成立する第１の絶縁膜と第２の絶縁膜を用いてもよい。
【０１１９】
なお、本実施形態のメモリ膜を構成する各層は、必ずしも互いに接する必要はなく、必要に応じて、誘電体薄膜などが設けられてもよい。
【０１２０】
（第５実施形態）
図１２は、本発明の第５実施形態のメモリ膜を示す図であり、図１３および図１４（ａ），（ｂ）は、本実施形態のメモリ膜におけるエネルギーバンド構造を示す模式図である。本実施形態のメモリ膜は、図１２に示すように、第１の電極となるｐ型シリコンからなる半導体基板２１１と、第１の絶縁膜２１２と、電荷蓄積膜２１４と、第２の絶縁膜２１３と、第３の絶縁膜２１５と、第２の電極２１６とを順に積層して形成している。
【０１２１】
本実施形態のメモリ膜は、書き込みおよび消去の際の電荷蓄積膜２１４への電荷の注入および抜き取りを、上記第２の電極２１６側から行う。したがって、上記電荷蓄積膜２１４に対して第２の電極２１６と反対側に位置する第１の絶縁膜２１２は、電荷のトンネル現象を抑制するため、厚さが例えば５〜１０ｎｍのような比較的厚い絶縁膜を用いるのが好ましい。本実施形態では、上記第１の絶縁膜２１２として、厚さが５ｎｍのシリコン酸化膜を用いている。
【０１２２】
上記電荷蓄積膜２１４としては、例えば、厚さが３〜５ｎｍ程度のポリシリコン膜が好ましい。
【０１２３】
第２の絶縁膜２１３としては、例えば、厚さ２〜６ｎｍ程度のシリコン窒化膜が好ましく、本実施形態では、膜厚が３ｎｍのシリコン窒化膜を用いている。
【０１２４】
上記第３の絶縁膜２１５としては、例えば、厚さが１〜４ｎｍ程度のシリコン酸化膜が好ましい。本実施の形態では、上記電荷蓄積膜２１４への電荷の注入および抜き取りを、上記第３の絶縁膜２１５を介して第２の電極２１６側から行うので、第３の絶縁膜２１５は膜厚が比較的薄いのが好ましい。また、書き込みおよび消去時に生成される電界によって絶縁破壊が生じない程度の膜厚も必要であるので、上述のような１〜４ｎｍの膜厚が好ましい。本実施形態では、膜厚を３ｎｍとしている。
【０１２５】
なお、上記第２および第３の絶縁膜２１３，２１５の材料の組み合わせは、シリコン窒化膜およびシリコン酸化膜に限られず、本実施形態による効果と同様の効果を奏するものであれば、他の材料を適宜選んでもよい。
【０１２６】
上記第２の電極２１６としては、導電性を奏する不純物（例えばリン）を高濃度に含むポリシリコンを用いた。あるいは、上記第２の電極２１６として金属を用いてもよい。
【０１２７】
図１３は、本実施形態のメモリ膜のエネルギーバンド構造を示す模式図である。図１３において右側が、図１２のメモリ膜の下側に相当する。図１３において、各層のバンド構造は、簡単のため、フラットに描いている。実際には、電極間に電位差を与えない場合であっても、バンド構造は変形している。
【０１２８】
上記第２の絶縁膜２１３をシリコン窒化膜で形成すると共に、上記第３の絶縁膜２１５をシリコン酸化膜で形成している。したがって、図１３に示すように、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２と真空準位２１７との間のエネルギー差、つまり電子親和力Ｃは、上記第３の絶縁膜２１５の伝導帯下端Ｅｃ３と真空準位２１７との間のエネルギー差、つまり電子親和力Ｄよりも大きい。また、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２と真空準位２１７との間のエネルギー差、つまりイオン化エネルギーｃは、上記第３の絶縁膜２１５の価電子帯上端Ｅｖ３と真空準位２１７との間のエネルギー差、つまりイオン化エネルギーｄよりも小さい。つまり、上記第２の絶縁膜２１３とおよび第３の絶縁膜２１５との間に、電子親和力Ｃ，Ｄと、イオン化エネルギーｃ，ｄとに関して、Ｃ＞Ｄ、かつ、ｃ＜ｄの関係が成立する。なお、このような関係を成立させるため、他の材料を用いてもよい。例えば、第２の絶縁膜２１３としては、本実施形態のシリコン窒化膜の他に、シリコン酸窒化膜ＳｉＯＸＮＹ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＺｒＯ２−ＳｉＯ２混合物、ＨｆＯ２−ＳｉＯ２混合物などを用いてもよい。これと共に、第３の絶縁膜２１５には、上記第２の絶縁膜２１３よりも電子親和力およびイオン化エネルギーが大きい物質として、本実施形態のシリコン酸化膜の他に、例えばＡｌ２Ｏ３などを用いてもよい。
【０１２９】
本実施形態のメモリ膜について、書き込みを行なう際の動作を説明する。図１４（ａ）は、上記メモリ膜に書き込みを行なう際のエネルギーバンド構造を示す模式図である。第１電極としての半導体基板２１１の電位を０Ｖとすると共に、第２の電極２１６の電位を例えば−７Ｖとして、上記第２の電極の電子の一部を、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２よりも高エネルギーとする。この高エネルギーとなった電子は、上記第３の絶縁膜２１５をトンネル現象によって通過して、上記電荷蓄積膜２１４に注入される。図１４（ａ）に示すようなバンド構造では、上記高エネルギーの電子に対して、上記第２の絶縁膜としてのシリコン窒化膜２１３は障壁として働かない一方、上記第３の絶縁膜としての薄いシリコン酸化膜２１５のみがトンネル障壁として働く。したがって、上記電子は、上記第３の絶縁膜を比較的高いトンネル確率の下で通過して、迅速に電荷蓄積膜２１４に入射して蓄積される。その結果、比較的早い書き込み速度を実現できるのである。
【０１３０】
このようなメモリ膜の動作は、上記第２の絶縁膜２１３と第２の電極２１６とを接しないで、上記第２の絶縁膜２１３と第２の電極２１６との間に第３の絶縁膜２１５を設けていることで達成できる。この構成により、上記電極２１１，２１６への適当な電圧の印加の下で、上記第２の電極２１６のフェルミレベルを、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２よりも高くすることができる。さらに、上記第２の絶縁膜２１３と第３の絶縁膜２１５は、各々の伝導帯下端Ｅｃ２，Ｅｃ３について、真空準位２１７からの各々のエネルギー差Ｃ，Ｄが、Ｃ＞Ｄの関係が成立するので、書き込み時の印加電圧を比較的低くできる。したがって、各絶縁膜２１３，２１５の劣化を効果的に防止できる。
【０１３１】
なお、上記電極２１１，２１６に印加する電圧の値は、本実施形態の電圧値に限られず、各層の材料や膜厚に応じて適切な電圧値を設定すればよい。各絶縁膜層の材料や膜厚を適切に選ぶことで、書き込み電圧をさらに低くすることもできる。
【０１３２】
図１４（ｂ）は、本実施形態のメモリ膜について、記憶保持時および読み出し時のエネルギーバンド構造を示す模式図である。上記各電極２１１，２１６間に電位差を与えない保持状態では、上記電荷蓄積膜２１４に蓄積された電子２２０の電位は、上記第２の絶縁膜２１３の伝導帯下端Ｅｃ２及び第３の絶縁膜２１５の伝導帯下端Ｅｃ３よりも低い。したがって、上記電荷蓄積膜２１４の電子２２０に対して、上記第２の絶縁膜２１３と第３の絶縁膜２１５とが二重にエネルギー障壁として働く。したがって、上記電子２２０のトンネリング現象は殆ど起こらない。これにより、電荷が消失することなく、長時間に亘って記憶保持ができる。
【０１３３】
上記メモリ膜は、読み出しを行なう場合、上記電荷蓄積膜２１４に蓄積された電荷の多寡を検出する。このとき、上記電荷蓄積膜２１４に蓄積された電荷が散逸しない程度の充分に低い電圧、例えば、２Ｖの電圧を印加して、静電容量の測定を行うことによって、上記蓄積された電荷の多寡を検出する。この場合の低い印加電圧の下では、上記記憶保持状態と同様に、上記電荷蓄積膜２１４と第２の電極２１６とが、上記第２の絶縁膜２１３および第３の絶縁膜２１５の二重の絶縁膜によって電気的に分離された状態になる。したがって、上記第２の電極２１６と電荷蓄積膜２１４との間の電荷の移動が防止されて、誤書き込みや誤消去が防止される。
【０１３４】
このように、本実施形態のメモリ膜は、良好な記憶保持能力を有しつつ、上記第３の絶縁膜２１５の厚みを薄くできて、書き込み時に直接トンネル現象を用いることが可能である。したがって、書き込み電圧を低くして、いわゆるトンネル絶縁膜の劣化を抑えることができる。その結果、このメモリ膜は良好な信頼性が得られる。
【０１３５】
上記メモリ膜において、消去を行なう場合、ホールの直接トンネリング現象を用いる。すなわち、第１電極としてのシリコン基板２１１の電位を例えば０Ｖとし、上記第２の電極２１６の電位を＋７Ｖとする。そうすると、上記第２の電極２１６から、ホールが第３の絶縁膜２１５をトンネルによって通過して、上記電荷蓄積膜２１４に入射される。この入射されたホールが、上記電荷蓄積膜２１４中に蓄積されていた電荷としての電子と再結合して、この電荷が消去される。上記第２の電極２１６のフェルミレベルを、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２よりも低くしているので、上記第２の電極２１６から注入されるホールのエネルギーが、上記第２の絶縁膜２１３の価電子帯上端Ｅｖ２よりも高くなる（紙面における下方向が、ホールに対してエネルギーが高い側である）。したがって、上記ホールに対してトンネル障壁として働くのは、膜厚が薄い上記第３の絶縁膜２１５のみとなる。その結果、上記ホールの上記第３絶縁膜２１５におけるトンネル確率が高くなって、上記電荷蓄積膜２１４の電荷を従来よりも高速に消去できる。
【０１３６】
なお、上記電極２１１，２１６に印加する電圧の値は、本実施形態におけるものに限られず、メモリ膜を構成する各層の材料や厚みに応じて適切な値とすればよい。上記絶縁膜などの材料および膜厚を適当に設定することによって、消去電圧をさらに低くすることもできる。
【０１３７】
このように、本実施形態によれば、高い記憶保持能力を保ちつつ、上記第３の絶縁膜２１５を薄くすることができ、また、消去時においても直接トンネル現象を用いることが可能となる。したがって、書き込みおよび消去時の印加電圧を、いずれも低くして、いわゆるトンネル絶縁膜の劣化を抑えることができる。その結果、このメモリ膜は良好な信頼性を得ることができる。
【０１３８】
さらに、本実施形態によれば、トンネル現象によるキャリアの注入が、上記半導体基板２１１に接する第１の絶縁膜２１２を介して行われないので、上記第１の絶縁膜２１２の膜厚を比較的厚くできて、欠陥などのダメージを受けにくくできる。上記第１の絶縁膜２１２がダメージを受けた場合、この第１の絶縁膜２１２と半導体基板２１１との界面に準位が生じて、メモリ膜の電気的特性のばらつきの原因となり得る。これに対して、本実施形態によれば、上記第１の絶縁膜２１２が比較的厚い膜厚を有してダメージを受け難いので、電気的特性のばらつきが少ないメモリ素子が得られる。従って、このメモリ膜は、さらに信頼性を高めることができる。
【０１３９】
なお、第２の絶縁膜と第３の絶縁膜は、各々の伝導帯下端Ｅｃ２，Ｅｃ３について、真空準位との間の差Ｃ，Ｄに、Ｃ＞Ｄの関係のみが成立するものを用いてもよい。また、価電子帯上端Ｅｖ２，Ｅｖ３について、真空準位との間の差ｃ，ｄに、ｃ＜ｄの関係のみが成立する第２の絶縁膜と第３の絶縁膜を用いてもよい。
【０１４０】
また、本実施形態において、メモリ膜を構成する各層は互いに接しているが、上記メモリ膜の各層は接している必要はなく、必要に応じて、各層の間に誘電体薄膜などを設けることが可能である。
【０１４１】
（第６実施形態）
図１５（ａ）は、第６実施形態のメモリ素子を示す図である。このメモリ素子は、第１実施形態のメモリ膜を用いて形成された電界効果型トランジスタを有する。なお、本実施形態は、第１実施形態のメモリ膜を用いるが、第２乃至第５実施形態のメモリ膜を用いて電界効果型トランジスタを形成してもよい。
【０１４２】
本実施形態のメモリ素子は、書き込みおよび消去を行なう際、第１実施形態のメモリ膜と同様に動作する。例えば、書き込みを行う際、ゲート電極である第２の電極１１６に＋７Ｖの電圧を印加すると共に、上記半導体基板１１１、ソース３３１、および、ドレイン３３２に０Ｖを印加する。そうすると、図１５（ｂ）に示すように、上記ゲート電極（第２の電極１１６）の下方位置であって上記半導体基板１１１の表面付近に、反転層１１９が生じる。この反転層１１９の電子が、第１実施形態と同様に、上記第１の酸化膜１１２をトンネルして、上記電荷蓄積膜１１３に迅速に蓄積される。
【０１４３】
記憶保持時には、上記電荷蓄積膜中１１３中の電子は、上記第１の絶縁膜１１２と第２の絶縁膜１１３とによる二重のトンネル障壁によって、上記半導体基板１１１側へのリークが効果的に防止される。
【０１４４】
消去を行う場合、ゲート電極となる第２の電極１１６に、例えば−７Ｖの電圧を印加すると共に、上記半導体基板１１１、ソース３３１、および、ドレイン３３２を０Ｖとする。この時、ゲート電極（第２の電極１１６）の下方位置であって上記半導体基板１１１の表面付近に、ホールが蓄積する。このホールが、第１実施形態と同様に、上記第１の酸化膜１１２をトンネルして、上記電荷蓄積膜１１３に迅速に注入される。そして、上記電荷蓄積膜１１４に蓄積されている電子と再結合して、蓄積電荷が消去される。
【０１４５】
読み出しは、通常のトランジスタの動作を行って、オン状態でのドレイン電流をモニターすることによって、簡易に行うことができる。図１６は、半導体基板１１１およびソース３３１を０Ｖとすると共に、ドレイン３３２に＋２Ｖの電圧を印加した状態で、ゲート電極（第２の電極１１６）の電位を０Ｖから＋２Ｖにスイープさせたときの、ドレイン電流の変化を示す図である。図１６において、メモリ膜に電荷が保持されていない場合（消去時に相当する）のドレイン電流の変化と、メモリ膜に電荷が保持されている場合（書き込み時に相当する）のドレイン電流の変化とを示している。図１６から分かるように、消去時に比べて、書き込み時には、上記電荷蓄積膜１１３中に蓄積された電子のポテンシャルによって、トランジスタの閾値が上昇して、ドレイン電流が低くなっている。このことから、ドレイン電流の大きさをモニターすることによって、簡単に、メモリ膜の記憶状態を検出することができる。
【０１４６】
また、読み出しを、充分低いゲート電圧によって行うことができるので、このゲート電圧を印加した場合の反転層の電子のエネルギーが、第２の絶縁膜１１３の伝導帯下端Ｅｃ２を越えることがない。したがって、記憶保持時と同様に、読み出し時においても、上記電荷蓄積膜１１４は、上記半導体基板１１１から、上記第１の絶縁膜１１２と第２の絶縁膜１１３との二重の絶縁膜によって電気的に分離された状態を保つことができる。その結果、上記半導体基板１１１と電荷蓄積膜１１４との間の電荷の移動が防止されて、誤書き込みや誤消去を防止できる。
【０１４７】
本実施形態では、書き込みおよび消去時には、ソース３３１からドレイン３３２の間には電位差を与えておらず、キャリアを直接トンネリングによって電荷蓄積膜１１４に注入している。したがって、本実施形態のメモリ素子は、ホットキャリアを用いた電荷注入を用いていないので、書き込みおよび消去時にはソース３３１とドレイン３３２との間に電流を生じさせる必要がない。その結果、本実施形態によれば、消費電力を抑えることができるのみならず、ホットキャリアによる絶縁膜の劣化を防ぐことができるため、メモリ素子の信頼性を向上することができる。
【０１４８】
本実施形態において、第１実施形態と同様に、上記第１絶縁膜１１２の伝導帯下端Ｅｃ１と、第２絶縁膜１１３の伝導帯下端Ｅｃ２とについて、真空準位１１７からの各々のエネルギー差Ａ，Ｂが、Ａ＜Ｂの関係を有するので、書き込みを高速に行なうことができる。これと共に、上記第１の絶縁膜１１２の価電子帯上端Ｅｖ１と、第２の絶縁膜１１３の価電子帯上端Ｅｖ２とについて、真空準位１１７からの各々のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するので、消去を高速に行なうことができる。なお、上記第１および第２絶縁膜１１２，１１３について、真空準位１１７からの伝導帯下端Ｅｃ１，Ｅｃ２のエネルギー差Ａ，Ｂが、Ａ＜Ｂの関係を有するのみでもよい。また、上記第１および第２絶縁膜１１２，１１３について、真空準位１１７からの価電子帯上端Ｅｖ１，Ｅｖ２のエネルギー差ａ，ｂが、ａ＞ｂの関係を有するのみでもよい。
【０１４９】
また、本実施形態では、第１実施形態のメモリ膜を用いたが、第２乃至第５実施形態のメモリ膜を用いてもよく、その場合には、上記各実施形態におけるのと同様の効果が得られる。
【０１５０】
例えば、第４実施形態のメモリ膜のように、第２の絶縁膜１１２および第３の絶縁膜１１４にＺｒＯ２などの高誘電体材料を用いた場合には、メモリ素子の書き込みおよび消去時の電圧を下げることができて、メモリ素子の周辺回路の簡略化や、メモリ素子の劣化防止ができる。
【０１５１】
また、第５実施形態のメモリ膜を用いてメモリ素子を形成した場合、ゲート電極である第２の電極１１６から電荷蓄積膜１１３にキャリアの注入を行う構造になる。このメモリ素子では、書き込み時にゲート電極１１６に例えば−７Ｖの電圧を印加する一方、消去時に例えば＋７Ｖの電圧を印加すればよい。このメモリ素子は、第５実施形態のメモリ膜と同様に、書き込みおよび消去時のキャリアのトンネルが、第１の絶縁膜２１２を介しては行われないので、第１の絶縁膜２１２がダメージを受け難い。したがって、上記第１の絶縁膜２１２のダメージに起因する界面準位によって、メモリ素子の特性にばらつきが生じることが、有効に回避できる。その結果、上記メモリ膜で形成されたトランジスタを有するメモリ素子は、良好な信頼性が得られる。
【０１５２】
第１乃至第６実施形態では、半導体基板としてシリコン基板を用いたが、上記半導体基板は、シリコンで形成したものに限定されず、例えばＧａＡｓ（ガリウム・ヒ素）などのように、他の半導体で形成したものであってもよい。
【０１５３】
また、第１乃至第６実施形態では、メモリ膜およびメモリ素子のキャリアが電子であるＮ型のメモリ膜およびメモリ素子であったが、キャリアがホールであるＰ型のメモリ膜およびメモリ素子を構成してもよい。この場合は、不純物の導電型を全て逆にすればよい。
【０１５４】
【発明の効果】
以上より明らかなように、本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、キャリアとしての電子を上記半導体基板から上記電荷蓄積膜に注入する際、上記電子に対して上記第１の絶縁膜のみがトンネル障壁として働くから、上記電子を電荷蓄積膜に迅速に注入することができて、書き込みを比較的高速に行なうことができる。上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態において、上記電荷蓄積膜に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電荷蓄積膜に保持された電子は、上記半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合、上記電荷蓄積膜に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１５５】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも大きいので、上記半導体基板から上記電荷蓄積膜に注入されるキャリアとしてのホールに対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記電荷蓄積膜に迅速に注入できて、書き込みを比較的高速に行うことができる。また、上記電荷蓄積膜にホールが保持されて電荷が蓄積された状態では、上記第１の絶縁膜と、上記第２の絶縁膜との両方が、上記電荷蓄積膜に保持されたホールに対してトンネル障壁として働くので、上記電荷蓄積膜に保持されたホールが上記半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しを行なう際、上記電荷蓄積膜に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１５６】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さいので、上記半導体基板から上記導電体微粒子に注入するキャリアとしての電子に対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記電子を上記導電体微粒子に迅速に注入できて、書き込みを比較的高速に行なうことができる。また、上記導電体微粒子に電子が保持されて電荷が蓄積された状態において、上記導電体微粒子に保持された電子に対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記電子は半導体基板にリークし難くいから、誤消去を効果的に防止できる。また、読み出しを行なう際、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１５７】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしないから、このメモリ膜は、安定してメモリ機能を保持できて、信頼性および歩留まりを効果的に向上できる。
【０１５８】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子を含む上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を保持できるメモリ膜が得られる。
【０１５９】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも大きいので、上記半導体基板から上記導電体微粒子に注入されるキャリアとしてのホールに対して、上記第１の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記導電体微粒子に迅速に注入することができて、書き込みを比較的高速に行うことができる。また、上記導電体微粒子にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第１の絶縁膜と、上記第２の絶縁膜との両方がトンネル障壁として働くので、上記ホールは半導体基板にリークし難くなって、誤消去を効果的に防止できる。また、読み出しを行なう際、上記導電体微粒子に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１６０】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第１の絶縁膜および第２の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークせず、さらに、上記導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられているので、電荷のリークを効果的に防止できる。したがって、安定してメモリ機能を保持できて、良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１６１】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を有するメモリ膜が得られる。
【０１６２】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記電極から上記電荷蓄積膜にキャリアとしての電子を注入する際、この電子に対して上記第３の絶縁膜のみがトンネル障壁として働くから、上記電子を上記電荷蓄積膜に迅速に注入でき、その結果、書き込みを比較的高速に行なえるメモリ膜が得られる。また、上記電荷蓄積膜に電子が保持されて電荷が蓄積された状態において、上記電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くから、上記電子は、上記電荷蓄積膜から電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しのために上記電荷蓄積膜における電荷の蓄積を検出する場合、上記電荷蓄積膜に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１６３】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間に、トンネル現象によるダメージに起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６４】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、上記電荷蓄積膜上に形成された第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さいので、上記電極から上記電荷蓄積膜に注入するキャリアとしてのホールに対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記電荷蓄積膜に迅速に注入できて、メモリ膜の書き込みを比較的高速に行うことができる。また、上記電荷蓄積膜にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記ホールは電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しの際、上記電荷蓄積膜に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１６５】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象が殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６６】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きいので、上記電極から上記導電体微粒子に注入されるキャリアとしての電子に対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記電子を上記導電体微粒子に迅速に注入できて、書き込み速度が比較的高速のメモリ膜が得られる。また、上記導電体微粒子に電子が保持されて電荷が蓄積された状態において、上記電子に対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁となるので、上記導電体微粒子に保持された電子は、上記電極にリークし難くて、誤消去を効果的に防止できる。また、読み出しの際、上記導電体微粒子に誤って電子が注入され難いので、誤書き込みを効果的に防止できる。
【０１６７】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が生じ難いから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１６８】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしないから、安定してメモリ機能を保持できて、良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１６９】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、例えは熱励起などに起因する電荷のリークを防止できて、高温下においても安定したメモリ機能を有するメモリ膜が得られる。
【０１７０】
本発明のメモリ膜によれば、半導体基板と、上記半導体基板上に形成された第１の絶縁膜と、上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、上記第２の絶縁膜上に形成された第３の絶縁膜と、上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、上記第２の絶縁膜に含まれる導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さいので、上記電極から上記導電体微粒子に注入されるキャリアとしてのホールに対して、上記第３の絶縁膜のみがトンネル障壁として働くから、上記ホールを上記導電体微粒子に迅速に注入できて、書き込みが比較的高速のメモリ膜が得られる。また、上記導電体微粒子にホールが保持されて電荷が蓄積された状態において、上記ホールに対して、上記第２の絶縁膜と、上記第３の絶縁膜との両方がトンネル障壁として働くので、上記ホールは上記電極にリークし難くなって、誤消去を効果的に防止できる。また、読み出しの際に、上記導電体微粒子に誤ってホールが注入され難いので、誤書き込みを効果的に防止できる。
【０１７１】
さらに、上記メモリ膜は、書き込み時において、上記第１の絶縁膜にはキャリアのトンネル現象は殆ど生じないので、この第１の絶縁膜と上記半導体基板との間の界面に、キャリアのトンネル現象に起因する準位が殆ど生じないから、メモリ膜の特性のばらつきを効果的に防止できる。
【０１７２】
さらに、上記導電体微粒子に電荷が蓄積されるので、上記第２の絶縁膜および第３の絶縁膜に例えば欠陥などが生じた場合でも、上記欠陥の近傍以外の部分の導電体微粒子に保持された電荷は、上記欠陥によって殆どリークしなく、さらに、上記導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられているので、上記電荷のリークを効果的に防止でき、安定したメモリ機能を有して良好な信頼性および歩留まりを有するメモリ膜が得られる。
【０１７３】
さらに、上記導電体微粒子に電荷が蓄積されるので、この導電体微粒子が含まれる上記第２絶縁膜に対して、深い準位に電荷が蓄積されるから、熱励起などに起因する電荷のリークを防止できて、高温下においても安定してメモリ機能を奏するメモリ膜が得られる。
【０１７４】
本発明のメモリ素子によれば、上記メモリ膜を用いて形成された電界効果型トランジスタを備えるので、蓄積された電荷のリークが殆ど無くて、誤消去が殆ど無く、また、誤書き込みが殆ど無く、しかも、高速動作のメモリ素子を構成することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態のメモリ膜を示す図である。
【図２】 メモリ膜のエネルギーバンド構造を示す模式図である。
【図３】 図３（ａ）は、書き込み時のエネルギーバンド構造を示す図であり、図３（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す図である。
【図４】 消去時のエネルギーバンド構造を示す図である。
【図５】 図５（ａ），（ｂ），（ｃ）は、メモリ膜を製造する工程を示す図である。
【図６】 第２実施形態のメモリ膜を示す図である。
【図７】 書き込み時のエネルギーバンド構造を示す図である。
【図８】 図８（ａ）は、消去時のエネルギーバンド構造を示す図であり、図８（ｂ）は、記憶保持時のエネルギーバンド構造を示す図である。
【図９】 図９（ａ），（ｂ）は、本発明の第３実施形態のメモリ膜を示す図である。
【図１０】 第４実施形態のメモリ膜を示す図である。
【図１１】 メモリ膜におけるエネルギーバンド構造を示す模式図である。
【図１２】 第５実施形態のメモリ膜を示す図である。
【図１３】 メモリ膜のエネルギーバンド構造を示す模式図である。
【図１４】 図１４（ａ）は、書き込み時のエネルギーバンド構造を示す模式図であり、図１４（ｂ）は、記憶保持時および読み出し時のエネルギーバンド構造を示す模式図である。
【図１５】 図１５（ａ），（ｂ）は、第６実施形態のメモリ素子を示す図である。
【図１６】 ゲート電極の電位を変化させたときのドレイン電流の変化を示す図である。
【図１７】 従来のメモリ膜を示す図である。
【図１８】 図１８（ａ），（ｂ）は、従来のメモリ膜のエネルギーバンド構造を示す模式図である。
【符号の説明】
１１１ 半導体基板
１１２ 第１の絶縁膜
１１３ 第２の絶縁膜
１１４ 電荷蓄積膜
１１５ 第３の絶縁膜
１１６ 電極
Claims (10)
- 電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴とするメモリ素子。 - 請求項１に記載のメモリ素子において、
上記電荷蓄積膜は、上記電荷をトラップする機能を有する絶縁膜であることを特徴とするメモリ素子。 - 電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第１の絶縁膜から隔てられており、
上記第１の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも小さく、
上記第１の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第２の絶縁体の価電子帯上端と真空準位との間のエネルギー差よりも大きく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のキャリアとしての電子のエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の伝導帯下端よりも低くなって、この半導体基板のキャリアとしての電子が、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記半導体基板のホールのエネルギーが、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも高く、かつ、上記第１の絶縁膜と上記第２の絶縁膜との境界部における上記第１の絶縁膜の価電子帯上端よりも低くなって、この半導体基板のホールが、上記第１の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにしたことを特徴とするメモリ素子。 - 請求項１乃至３のいずれか１つに記載のメモリ素子において、
上記第２の絶縁膜または上記第３の絶縁膜のいずれか一方の誘電率が、上記第１の絶縁膜の誘電率よりも高いことを特徴とするメモリ素子。 - 請求項１乃至３のいずれか１つに記載のメモリ素子において、
上記第２の絶縁膜と上記第３の絶縁膜との両方の誘電率が、上記第１の絶縁膜の誘電率よりも高いことを特徴とするメモリ素子。 - 電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、電荷を蓄積する機能を有する電荷蓄積膜と、
上記電荷蓄積膜上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記電荷蓄積膜に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記電荷蓄積膜に注入されて蓄積されるようにしたことを特徴とするメモリ素子。 - 請求項６に記載のメモリ素子において、
上記電荷蓄積膜は、電荷をトラップする機能を有する絶縁膜であることを特徴とするメモリ素子。 - 電界効果型トランジスタを備え、
この電界効果型トランジスタは、
半導体基板と、
上記半導体基板上に形成された第１の絶縁膜と、
上記第１の絶縁膜上に形成されていると共に、導電体微粒子を含む第２の絶縁膜と、
上記第２の絶縁膜上に形成された第３の絶縁膜と、
上記第３の絶縁膜上に形成されていると共に、電極となる導電体膜とを備え、
上記第２の絶縁膜に含まれた導電体微粒子は、上記第２の絶縁膜によって上記第３の絶縁膜から隔てられており、
上記第２の絶縁膜の伝導帯下端と真空準位との間のエネルギー差は、上記第３の絶縁膜の伝導帯下端と真空準位との間のエネルギー差よりも大きく、
上記第２の絶縁膜の価電子帯上端と真空準位との間のエネルギー差は、上記第３の絶縁膜の価電子帯上端と真空準位との間のエネルギー差よりも小さく、
書き込みの際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の伝導帯下端よりも高く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の伝導帯下端よりも低くなって、この導電体膜の電子の一部が、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体微粒子に注入されて蓄積されるようにし、
消去の際、上記半導体基板と上記導電体膜との間に電圧が印加されたときに、上記導電体膜のフェルミレベルが、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第２の絶縁膜の価電子帯上端よりも低く、かつ、上記第２の絶縁膜と上記第３の絶縁膜との境界部における上記第３の絶縁膜の価電子帯上端よりも高くなって、ホールが、上記第３の絶縁膜を通した直接トンネリングによって、上記導電体膜から上記導電体微粒子に注入されて蓄積されるようにしたことを特徴とするメモリ素子。 - 請求項６乃至８のいずれか１つに記載のメモリ素子において、
上記第１の絶縁膜または上記第２の絶縁膜のいずれか一方の誘電率が、上記第３の絶縁膜の誘電率よりも高いことを特徴とするメモリ素子。 - 請求項６乃至８のいずれか１つに記載のメモリ素子において、
上記第１の絶縁膜と上記第２の絶縁膜との両方の誘電率が、上記第３の絶縁膜の誘電率よりも高いことを特徴とするメモリ素子。
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