KR20160131903A - 반도체 메모리 장치 - Google Patents

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KR20160131903A
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도모미츠 리사키
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에스아이아이 세미컨덕터 가부시키가이샤
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Abstract

반도체로 이루어지는 플로팅 게이트가, 도전형의 극성이 상이한 제 1 플로팅 게이트와 제 2 플로팅 게이트로 구성되어 있는 반도체 메모리 장치로 하였다. 터널 절연막을 개재하여 상기 제 1 플로팅 게이트에 전자가 주입된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 감소에 의해 기억하고, 상기 터널 절연막을 개재하여 상기 제 1 플로팅 게이트로부터 전자가 배출된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 증가에 의해 기억한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
EEPROM 을 예로 들어, 종래의 반도체 메모리 장치를 설명한다. 도 5 는 종래의 EEPROM 의 개념도를 나타내는 단면도이며, 특허문헌 1 에 게재되어 있는 일반적인 구조이다.
EEPROM 을 구성하는 단위 셀은 메모리 본체부 (002) 와 메모리 본체부 (002) 를 선택하는 셀렉트 게이트 트랜지스터부 (001) 로 이루어진다. 메모리 본체부 (002) 에는 플로팅 게이트 (013) 로 불리는 전하를 모으는 전극이 존재하고 있다. 이 플로팅 게이트 (013) 에 전자를 모으면 메모리 본체부 (002) 가 임계값이 높은 상태인 인핸스가 되어, "1" 상태이다. 정공을 모으면 임계값이 낮은 상태인 디프레션이 되어, "0" 상태이다.
"1" 상태로의 기록은, 셀렉트 게이트 (003) 와 컨트롤 게이트 (015) 에 플러스 전압을 인가하고, n 형 셀렉트 트랜지스터 드레인 영역 (005) 과 n 형 메모리 셀 소스 (011) 와 p 형 반도체 기판 (006) 의 전위를 GND 로 하고, 터널 절연막 (010) 을 개재하여 전자를 n 형 터널 드레인 영역 (009) 으로부터 플로팅 게이트 (013) 에 주입한다. 이하에서는 밴드도를 사용하여 "1" 상태로의 기록에 대해 설명한다.
도 6 은, 도 5 의 선분 A-A' 를 따른 밴드도이고, "1" 상태로의 기록시의 상태의 변화를 나타내고 있다. p 형 반도체 기판 (006) 은 생략되어 있다. 도면 중의 EF, EC, EV 는 각각 페르미 레벨, 전도대의 하단, 가전자대의 상단을 나타내고 있다. 여기서 플로팅 게이트 (013) 와 컨트롤 게이트 (015) 는 n 형의 폴리실리콘을 상정하고 있다.
도 6(a) 에 나타내는 열평형 상태의 메모리 셀 트랜지스터에 있어서, 상기에서 나타내는 "1" 상태 기록시의 전압 상태, 즉 n 형 터널 드레인 영역 (009) 의 전위를 GND 로, 컨트롤 게이트 (015) 의 전위를 플러스로 하면, 도 6(b) 에 나타내는 밴드도가 되고, 도 6(b) 의 화살표로 나타내는 바와 같이 터널 절연막 (010) 을 개재하여 전자 (018) 가 n 형 터널 드레인 영역 (009) 으로부터 FN (Fowler-Nordheim) 전류 기구에 의해 플로팅 게이트 (013) 에 주입된다. 전자 (018) 가 주입된 플로팅 게이트 (013) 의 전위는 도 6(c) 의 백색 화살표로 나타내는 바와 같이 강하하고 (도면에서는 상승하고), 터널 절연막 (010) 에 인가되어 있던 전위가 약해져 FN 전류가 스톱하면 "1" 상태의 기록 동작이 완료된다.
EEPROM 은 전원을 끄더라도 정보를 유지할 수 있는 불휘발성 메모리이기 때문에, 도 6(d) 에 나타내는 바와 같이 n 형 터널 드레인 영역 (009) 과 컨트롤 게이트 (015) 의 전위를 GND 로 한 상태에서 "1" 상태를 일반적으로 수십년간 유지할 수 있는 능력을 가져야 한다. 그러나 도 6(c) 의 백색 화살표로 나타낸 바와 같이 플로팅 게이트 (013) 에 주입된 전자 (018) 에 의해 플로팅 게이트 (013) 의 전위가 강하하고 있기 때문에, 데이터 유지 상태인 도 6(d) 에 있어서 플로팅 게이트 (013) 에 주입된 전자 (018) 가 터널 절연막 (010) 을 개재하여 n 형 터널 드레인 영역 (009) 으로 빠져 나가는 방향의 전계가 터널 절연막 (010) 에 인가된 상태가 된다. 이 상태에서 터널 절연막 (010) 이 얇은 경우나 열화되어 있는 경우에 도 6(d) 에 나타내는 바와 같이 의도하지 않은 전자 리크 (020) 가 발생하여 데이터 유지 불량을 발생시키는 경우가 있다.
다음으로 "0" 상태에 대해 생각한다. "0" 상태로의 기록은, 셀렉트 게이트 (003) 와 n 형 셀렉트 트랜지스터 드레인 영역 (005) 에 플러스 전압을 인가, 컨트롤 게이트 (015) 와 p 형 반도체 기판 (006) 을 GND 에 접속, n 형 메모리 셀 트랜지스터 소스 영역 (011) 을 플로팅 상태로 하고, 전자 (018) 를 플로팅 게이트 (013) 로부터 n 형 터널 드레인 영역 (009) 에 터널 절연막 (010) 을 개재하여 배출한다. 이것을 밴드도로 이하에 설명한다.
도 7 에 "0" 상태 기록시의 도 5 의 선분 A-A' 를 따른 밴드도를 나타낸다. 도 6 과 마찬가지로, p 형 반도체 기판 (006) 은 생략되어 있고, EF, EC, EV 는 각각 페르미 레벨, 전도대의 하단, 가전자대의 상단을 나타내고 있다. 또 플로팅 게이트 (013) 와 컨트롤 게이트 (015) 는 n 형의 폴리실리콘을 상정하고 있다.
도 7(a) 에 나타내는 열평형 상태의 메모리 셀 트랜지스터에 있어서, 상기에서 나타내는 "0" 상태 기록 전압 상태, 즉 컨트롤 게이트 (015) 의 전위를 GND 로, n 형 터널 드레인 영역 (009) 의 전위를 플러스로 하면, 도 7(b) 와 같은 밴드도가 되고, 도 7(b) 의 화살표로 나타내는 바와 같이 전자 (018) 가 터널 절연막 (010) 을 개재하여 플로팅 게이트 (013) 로부터 FN (Fowler-Nordheim) 전류 기구에 의해 n 형 터널 드레인 영역 (009) 으로 배출된다. 전자 (018) 가 감소한 플로팅 게이트 (013) 의 전위는 도 7(c) 의 백색 화살표로 나타내는 바와 같이 상승하고, 터널 절연막 (010) 에 인가되어 있던 전위가 약해져 FN 전류가 스톱하면 "0" 상태의 기록 동작이 완료된다.
EEPROM 은 전원을 끄더라도 정보를 유지할 수 있는 불휘발성 메모리이기 때문에, 도 7(d) 에 나타내는 바와 같이 n 형 터널 드레인 영역 (009) 과 컨트롤 게이트 (015) 의 전위를 GND 로 한 상태에서 "0" 상태를 일반적으로 수십년간 유지할 수 있는 능력을 가져야 한다. 그러나 도 7(c) 의 백색 화살표로 나타낸 바와 같이 플로팅 게이트 (013) 의 전자 (018) 의 감소에 의해 플로팅 게이트 (013) 의 전위가 상승하고 있기 때문에, 데이터 유지 상태인 도 7(d) 에 있어서 n 형 터널 드레인 영역 (009) 의 전자 (018) 가 터널 절연막 (010) 을 개재하여 플로팅 게이트 (013) 에 주입되는 방향의 전계가 터널 절연막 (010) 에 인가된 상태가 된다. 이 상태에서 터널 절연막 (010) 이 얇은 경우나 열화되어 있는 경우에 도 7(d) 에 나타내는 바와 같이 의도하지 않은 전자 리크 (020) 가 발생하여 데이터 유지 불량을 발생시키는 경우가 있다.
이와 같이, 불휘발성 메모리에는 데이터 유지 불량 (리텐션 불량) 문제가 항상 따라다닌다. 특허문헌 2 는 상기 리텐션 불량을 억제하는 수법의 발명이다. 이 발명은 터널 절연막 부근의 플로팅 게이트 내 불순물 농도를 낮게 함으로써, 터널 절연막 중의 트랩 사이트를 억제하는 것으로, 트랩 사이트가 원인으로 발생하는 리텐션 불량을 억제한다.
일본 공개특허공보 2004-071077호 일본 공개특허공보 평11-067940호
그러나, 특허문헌 1 의 수법을 사용했다고 하더라도, 플로팅 게이트 (013) 내에 존재하는 전하의 유지를 저해하는 방향의 전계가 터널 절연막 (010) 에 인가되는 것에는 변화는 없고, 도 6 및 도 7 을 사용하여 설명한 리텐션 불량의 근본 개선으로는 되지 않았다. 또, 리텐션 불량을 억제하는 다른 수법으로서, 단순하게 터널 절연막 (010) 을 두껍게 하는 수법을 들 수 있는데, 이것도 도 6 및 도 7 에 의해 설명한 리텐션 불량의 근본 개선으로는 되지 않았다. 터널 절연막 (010) 의 막두께를 두껍게 한 만큼, 높은 기록 전압이 필요해지기 때문에, 결과적으로 칩 사이즈가 커지는 문제가 발생한다.
요컨대 이들의 개선 수법은, 데이터 유지의 지장이 되는 의도하지 않은 전자 리크 (020) 가 흐르지 않도록 하면서 터널 절연막 (010) 을 박막화할 수 없다고 바꾸어 말할 수 있고, 이것은 기록 전압 저전압화와 칩 사이즈 쉬링크의 장해가 되어 불휘발성 메모리의 브레이크스루의 방해가 된다고 말할 수 있다.
상기 과제 해결을 위해서 이하의 수단을 사용하였다.
반도체로 이루어지는 플로팅 게이트가, 제 1 플로팅 게이트와 제 2 플로팅 게이트로 구성되고, 상기 제 1 플로팅 게이트와 상기 제 2 플로팅 게이트의 도전형의 극성이 상이한 반도체 메모리 장치로 하였다.
또, 제 1 도전형의 반도체 기판의 표층에 형성된 메모리 셀 트랜지스터 소스 영역과,
상기 메모리 셀 트랜지스터 소스 영역과 이간되어 형성된 메모리 셀 트랜지스터 드레인 영역과,
상기 메모리 셀 트랜지스터 소스 영역과 상기 메모리 셀 트랜지스터 드레인 영역 사이에 상기 메모리 셀 트랜지스터 드레인 영역과 접촉하여 형성된 터널 드레인 영역과,
상기 터널 드레인 영역의 일부의 상기 반도체 기판 상에 형성된 터널 절연막과,
상기 터널 드레인 영역의 일부와 상기 메모리 셀 트랜지스터 소스 영역의 일부와 상기 터널 드레인 영역과 상기 메모리 셀 트랜지스터 소스 영역 사이의 상기 반도체 기판 상에 형성된 게이트 절연막과,
상기 반도체 기판 상에 상기 터널 절연막을 포함하는 상기 게이트 절연막을 개재하여 형성된 제 1 플로팅 게이트와,
상기 제 1 플로팅 게이트와 접촉하여 형성된 제 2 플로팅 게이트와,
상기 제 2 플로팅 게이트 상에 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 반도체 메모리 장치로 하였다.
데이터 유지 상태에서의 리크 전류를 억제하기 위해서, 리텐션 특성 향상의 효과가 얻어진다. 또한 터널 절연막 두께의 박막화도 가능해지기 때문에, 데이터 기록의 저전압화가 가능해져 칩 사이즈의 쉬링크로 이어진다.
도 1 은 본 발명의 EEPROM 을 나타내는 단면도이다.
도 2 는 본 발명의 EEPROM 을 나타내는 도 1 의 선분 A-A' 의 밴드도이고, "1" 상태 기록을 설명하는 도면이다. (a) 는 열평형 상태, (b) 는 "1" 상태 기록 초기, (c) 는 "1" 상태 기록 종료, (d) 는 "1" 상태 유지의 밴드도이다.
도 3 은 본 발명의 EEPROM 을 나타내는 도 1 의 선분 A-A' 의 밴드도이고, "0" 상태 기록을 설명하는 도면이다. (a) 는 열평형 상태, (b) 는 "0" 상태 기록 초기, (c) 는 "0" 상태 기록 종료, (d) 는 "0" 상태 유지의 밴드도이다.
도 4 는 본 발명의 EEPROM 을 나타내는 단면도이다.
도 5 는 종래의 EEPROM 을 나타내는 단면도이다.
도 6 은 종래의 EEPROM 을 나타내는 도 5 의 선분 A-A' 의 밴드도이고, "1" 상태 기록을 설명하는 도면이다. (a) 는 열평형 상태, (b) 는 "1" 상태 기록 초기, (c) 는 "1" 상태 기록 종료, (d) 는 "1" 상태 유지의 밴드도이다.
도 7 은 종래의 EEPROM 을 나타내는 도 5 의 선분 A-A' 의 밴드도이고, "0" 상태 기록을 설명하는 도면이다. (a) 는 열평형 상태, (b) 는 "0" 상태 기록 초기, (c) 는 "0" 상태 기록 종료, (d) 는 "0" 상태 유지의 밴드도이다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하여 설명한다.
도 1 은 본 발명의 EEPROM 을 나타내는 단면도이다. 본 발명의 EEPROM 은 도 5 에 나타내는 종래의 EEPROM 과 마찬가지로 메모리 본체부 (002) 와 메모리 본체부 (002) 를 선택하는 셀렉트 게이트 트랜지스터부 (001) 로 이루어진다. 동작 원리도, 상기한 종래의 EEPROM 과 동일한데, 상이한 점은 본 발명의 플로팅 게이트가 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 로 이루어지는 것이다. 이들 플로팅 게이트는 폴리실리콘과 같은 반도체로 이루어지는 것을 상정하고 있고, 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 의 차이는 반도체의 극성이 상이한 것이다. 그 결과, 플로팅 게이트 내에 있어서, 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 는 PN 접합을 형성하고 있다.
도 2 는, 예를 들어, 제 1 플로팅 게이트 (016) 를 n 형 반도체, 제 2 플로팅 게이트 (017) 를 p 형 반도체로 했을 때의, "1" 상태 기록시의 도 1 의 선분 A-A' 를 따른 밴드도이다. 도 2 에서는 p 형 반도체 기판 (006) 은 생략하였다. 도면 중의 EF, EC, EV 는 각각 페르미 레벨, 전도대의 하단, 가전자대의 상단을 나타내고 있다. 플로팅 게이트 (013) 는 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 로 이루어져 있다. 컨트롤 게이트 (015) 는 n 형의 반도체를 상정하고 있다.
도 2(a) 에 나타내는 열평형 상태의 메모리 셀 트랜지스터에 있어서, 상기에서 나타내는 "1" 상태 기록 전압 상태, 즉 n 형 터널 드레인 영역 (009) 의 전위를 GND 로, 컨트롤 게이트 (015) 의 전위를 플러스로 하면, 도 2(b) 에 나타내는 바와 같은 밴드도가 되고, 도 2(b) 의 화살표로 나타내는 바와 같이 터널 절연막 (010) 을 개재하여 전자 (018) 가 n 형 터널 드레인 영역 (009) 으로부터 FN 전류 기구에 의해 제 1 플로팅 게이트 (016) 에 주입된다.
전자 (018) 가 주입된 제 1 플로팅 게이트 (016) 의 전위는 도 2(c) 의 백색 화살표로 나타내는 바와 같이 강하하고 (도면에서는 상승하고), 터널 절연막 (010) 에 인가되어 있던 전위가 약해져 FN 전류가 스톱함과 동시에, 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 사이의 빌트인 포텐셜이 감소하고, 도 2(d) 에 나타내는 바와 같이 제 1 플로팅 게이트 (016) 의 전도대의 전자 (018) 가 제 2 플로팅 게이트 (017) 의 전도대로 흐른다.
제 2 플로팅 게이트 (017) 의 전도대에 유입된 전자 (018) 는 제 2 플로팅 게이트 (017) 의 가전자대로 떨어진다 (정공과 재결합한다). 그 전자 (018) 는 제 2 플로팅 게이트 (017) 의 전위를 도 2(d) 의 백색 화살표가 나타내는 바와 같이 강하시키고 (도면에서는 상승시키고), 감소한 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 사이의 빌트인 포텐셜이 원래대로 되돌아가고, 제 1 플로팅 게이트 (016) 의 전도대로부터 제 2 플로팅 게이트 (017) 의 전도대로의 전자 (018) 의 유입이 정지되고, 안정 상태가 되어 "1" 상태 기록 동작이 완료된다. 요컨대, 플로팅 게이트 (017) 에 축적된 "1" 상태의 정보는, 제 2 플로팅 게이트 (017) 의 가전자대의 정공 감소 현상 (전자 증가 현상) 에 의해 기억된 것이 된다.
이것을 데이터 유지 상태, 즉 도 2(e) 에 나타내는 바와 같이 n 형 터널 드레인 영역 (009) 과 컨트롤 게이트 (015) 의 전위를 GND 로 한 상태에서 생각한다. 종래 기술과 마찬가지로 제 1 플로팅 게이트 (016) 로부터 n 형 터널 드레인 영역 (009) 으로 전자 (018) 가 터널 절연막 (010) 을 개재하여 리크되는 방향으로 전위가 인가되고 있기 때문에, 제 1 플로팅 게이트 (016) 의 전도대의 전자 (018) 가 의도하지 않은 전자 리크 (020) 로서 n 형 터널 드레인 영역 (009) 으로 빠져 나갈 가능성이 있지만, 대부분의 "1" 상태의 정보는 제 2 플로팅 게이트 (017) 의 가전자대에 유지되고 있기 때문에, 터널 절연막 (010) 이 얇은 경우라도 "1" 상태를 유지하는 것이 가능해져, 리텐션 불량이 되지 않는다.
다음으로 "0" 상태로 기록시에 대해 생각한다. 도 3(a) 에 나타내는 열평형 상태의 메모리 셀 트랜지스터에 있어서, "0" 상태 기록 전압 상태, 즉 컨트롤 게이트 (015) 의 전위를 GND 로, n 형 터널 드레인 영역 (009) 의 전위를 플러스로 하면, 도 3(b) 에 나타내는 밴드도가 되고, 도 3(b) 의 화살표로 나타내는 바와 같이 터널 절연막 (010) 을 개재하여 전자 (018) 가 제 1 플로팅 게이트 (016) 로부터 FN 전류 기구에 의해 n 형 터널 드레인 영역 (009) 으로 배출된다.
전자 (018) 가 배출된 제 1 플로팅 게이트 (016) 의 전위는 도 3(c) 의 백색 화살표로 나타내는 바와 같이 상승하고 (도면에서는 하강하고), 터널 절연막 (010) 에 인가되어 있던 전위가 약해져 FN 전류가 스톱함과 동시에, 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 사이의 빌트인 포텐셜이 증대하고, 도 3(c) 에 나타내는 바와 같이 제 2 플로팅 게이트 (017) 의 가전자대의 전자 (018) 가 제 1 플로팅 게이트 (016) 의 전도대로 제너 기구 혹은 애벌런치 기구에 의해 흐른다 (도 3(c) 의 화살표는 제너 기구를 이미지하고 있다).
그 전자 (018) 의 이동에 의해, 도 3(d) 의 백색 화살표가 나타내는 바와 같이, 제 1 플로팅 게이트 (016) 의 전위는 강하, 제 2 플로팅 게이트 (017) 의 전위는 상승하고, 제 1 플로팅 게이트 (016) 와 제 2 플로팅 게이트 (017) 사이의 빌트인 포텐셜이 원래대로 되돌아가고, 제너 기구 혹은 애벌런치 기구에 의한 제 2 플로팅 게이트 (017) 의 가전자대로부터 제 1 플로팅 게이트 (016) 의 전도대로의 전자 (018) 의 유입이 정지되고, 안정 상태가 되어 "0" 상태 기록 동작이 완료된다. 요컨대, 플로팅 게이트 (017) 에 축적된 "0" 상태의 정보는, 제 2 플로팅 게이트 (017) 의 가전자대의 정공 증가 현상에 의해 기억된 것이 된다.
이것을 데이터 유지 상태, 즉 도 3(e) 에 나타내는 바와 같이 n 형 터널 드레인 영역 (009) 과 컨트롤 게이트 (015) 의 전위를 GND 로 한 상태에서 생각한다. 종래 기술과 마찬가지로 n 형 터널 드레인 영역 (009) 으로부터 제 1 플로팅 게이트 (016) 로 전자 (018) 가 터널 절연막 (010) 을 개재하여 리크되는 방향으로 전위가 인가되고 있기 때문에, n 형 터널 드레인 영역 (009) 의 전도대의 전자 (018) 가 의도하지 않은 전자 리크 (020) 로서 제 1 플로팅 게이트 (016) 로 유입될 가능성이 있지만, 대부분의 "0" 상태의 정보는 제 2 플로팅 게이트 (017) 의 가전자대에 유지되고 있기 때문에, 터널 절연막 (010) 이 얇은 경우라도 "0" 상태를 유지하는 것이 가능해져, 리텐션 불량이 되지 않는다.
상기에 나타내는 바와 같이, 본 발명에 의해 메모리의 정보는 터널 절연막 (010) 에 직접 접촉하고 있지 않은 제 2 플로팅 게이트 (017) 에 기억되기 때문에, 터널 절연막 (010) 의 박막화에 의해 의도하지 않은 전자 리크 (020) 가 증대되어도 리텐션 불량이 발생하기 어렵다. 그 때문에 터널 절연막 (010) 의 박막화에 의한 기록 전압의 저전압화가 가능해지고, 칩 사이즈를 작게 하는 것이 가능해진다.
다른 실시형태에 대해 설명한다. 상기의 효과를 얻으려면, 터널 절연막 (010) 에 접촉하고 있는 플로팅 게이트는 제 1 플로팅 게이트 (016) 만이고, 또한, 제 1 플로팅 게이트 (016) 는 제 2 플로팅 게이트 (017) 와 접촉하고 있으면 되기 때문에, 도 4 에 나타내는 바와 같이, 제 2 플로팅 게이트 (017) 가 L 자를 그리고 있고, 제 1 플로팅 게이트 (016) 의 상면과 측면의 일부와 접촉하여 덮는 구조로 되어 있어도 된다.
또, 상기예에서는 제 1 플로팅 게이트 (016) 를 n 형 반도체, 제 2 플로팅 게이트 (017) 를 p 형 반도체로 했지만, 제 1 플로팅 게이트 (016) 를 p 형 반도체, 제 2 플로팅 게이트 (017) 를 n 형 반도체로 해도 동일한 효과가 얻어진다.
또한, 상기에서는 플로팅을 극성이 상이한 2 층의 반도체, 요컨대 플로팅 게이트 내에 1 개의 정크션을 갖는 구조로 한정했지만, 3 층 이상의 복수층 (정크션을 2 개 이상) 으로 하는 것으로도 동일한 효과가 얻어진다.
001 : 셀렉트 게이트 트랜지스터부
002 : 메모리 본체부
003 : 셀렉트 게이트
004 : 셀렉트 게이트 절연막
005 : n 형 셀렉트 트랜지스터 드레인 영역
006 : p 형 반도체 기판
007 : n 형 영역
008 : n 형 셀렉트 트랜지스터 소스 영역 (n 형 메모리 셀 트랜지스터 드레인 영역)
009 : n 형 터널 드레인 영역
010 : 터널 절연막
011 : n 형 메모리 셀 트랜지스터 소스 영역
012 : 메모리 셀 게이트 절연막
013 : 플로팅 게이트
014 : 플로팅·컨트롤 게이트간 절연막
015 : 컨트롤 게이트
016 : 제 1 플로팅 게이트
017 : 제 2 플로팅 게이트
018 : 전자
019 : 정공
020 : 의도하지 않은 전자 리크

Claims (8)

  1. 터널 절연막과,
    상기 터널 절연막에 접하는 제 1 플로팅 게이트와, 상기 제 1 플로팅 게이트에 접하는 제 2 플로팅 게이트를 구비한 플로팅 게이트를 갖는 반도체 메모리 장치로서,
    상기 터널 절연막을 개재하여 상기 제 1 플로팅 게이트에 전자가 주입된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 감소에 의해 기억하고,
    상기 터널 절연막을 개재하여 상기 제 1 플로팅 게이트로부터 전자가 배출된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 증가에 의해 기억하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 플로팅 게이트는 N 형의 반도체이고, 상기 제 2 플로팅 게이트는 P 형의 반도체이고, 상기 제 1 플로팅 게이트와 상기 제 2 플로팅 게이트가 PN 접합을 형성하고 있는, 반도체 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 플로팅 게이트 상면 전체가 상기 제 2 플로팅 게이트와 접촉하고 있는, 반도체 메모리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 플로팅 게이트 상면과 측면의 일부가 상기 제 2 플로팅 게이트와 접촉하고 있는, 반도체 메모리 장치.
  5. 제 1 도전형의 반도체 기판의 표층에 형성된 메모리 셀 트랜지스터 소스 영역과,
    상기 메모리 셀 트랜지스터 소스 영역과 이간되어 형성된 메모리 셀 트랜지스터 드레인 영역과,
    상기 메모리 셀 트랜지스터 소스 영역과 상기 메모리 셀 트랜지스터 드레인 영역 사이에 상기 메모리 셀 트랜지스터 드레인 영역과 접촉하여 형성된 터널 드레인 영역과,
    상기 터널 드레인 영역의 일부의 상기 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 드레인 영역의 일부와 상기 메모리 셀 트랜지스터 소스 영역의 일부와 상기 터널 드레인 영역과 상기 메모리 셀 트랜지스터 소스 영역 사이의 상기 반도체 기판 상에 형성된 게이트 절연막과,
    상기 반도체 기판 상에 상기 터널 절연막을 포함하는 상기 게이트 절연막을 개재하여 형성된 제 1 플로팅 게이트와,
    상기 제 1 플로팅 게이트와 접촉하여 형성된 제 2 플로팅 게이트와,
    상기 제 2 플로팅 게이트 상에 절연막을 개재하여 형성된 컨트롤 게이트를 갖고,
    상기 터널 절연막을 개재하여 상기 제 1 플로팅 게이트에 전자가 주입된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 감소에 의해 기억하고,
    상기 터널 절연막을 개재하여 상기 제 1 플로팅 게이트로부터 전자가 배출된 것을 상기 제 2 플로팅 게이트의 가전자대의 정공의 증가에 의해 기억하는, 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 플로팅 게이트는 N 형의 반도체이고, 상기 제 2 플로팅 게이트는 P 형의 반도체이고, 상기 제 1 플로팅 게이트와 상기 제 2 플로팅 게이트가 PN 접합을 형성하고 있는, 반도체 메모리 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 플로팅 게이트 상면 전체가 상기 제 2 플로팅 게이트와 접촉하고 있는, 반도체 메모리 장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 플로팅 게이트 상면과 측면의 일부가 상기 제 2 플로팅 게이트와 접촉하고 있는, 반도체 메모리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102370148B1 (ko) * 2020-08-05 2022-03-04 한국과학기술원 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167940A (ja) 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2004071077A (ja) 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2749747B2 (ja) * 1992-11-24 1998-05-13 三菱電機株式会社 半導体集積回路
JP3422812B2 (ja) * 1993-01-12 2003-06-30 新日本製鐵株式会社 不揮発性半導体メモリセルの書き換え方式
US5375083A (en) * 1993-02-04 1994-12-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit including a substrate having a memory cell array surrounded by a well structure
KR100192546B1 (ko) * 1996-04-12 1999-06-15 구본준 플래쉬 메모리 및 이의 제조방법
JP2000294658A (ja) * 1999-04-02 2000-10-20 Matsushita Electronics Industry Corp 不揮発性半導体記憶装置及びその駆動方法
JP4485932B2 (ja) * 2003-12-31 2010-06-23 東部エレクトロニクス株式会社 フラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法
KR100795907B1 (ko) * 2006-09-07 2008-01-21 삼성전자주식회사 이이피롬 소자 및 그 형성 방법
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
US7989289B2 (en) * 2008-05-13 2011-08-02 Intel Corporation Floating gate structures
US8587036B2 (en) * 2008-12-12 2013-11-19 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
CN102044544B (zh) * 2009-10-13 2012-12-05 中芯国际集成电路制造(上海)有限公司 具有浮动栅的非易失性存储器及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167940A (ja) 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP2004071077A (ja) 2002-08-07 2004-03-04 Denso Corp 不揮発性半導体メモリのデータ書換方法

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