JP2009290057A - 半導体装置 - Google Patents

Abstract

【課題】書き込み／消去を行ったときの電子の消し残しを低減可能な半導体装置を提供することを目的とする。
【解決手段】本実施の形態に係る半導体装置は、一の主面上に第１の表面１３と、第１の表面１３と段差１５をなす第２の表面１４とが形成された半導体基板１を備える。そして、半導体基板１の第１の表面１３上にゲート絶縁膜２を介して形成されたコントロールゲート電極３を備える。そして、半導体基板１の第２の表面１４上に、コントロールゲート電極３と隣接して、電子またはホールを保持可能な酸化膜６、窒化膜７、酸化膜８を介して形成されたメモリーゲート電極９を備える。
【選択図】図１

Description

本発明は、半導体装置に関する発明であり、特に、ＭＯＳ構造にＭＯＮＯＳ構造を隣接して形成した半導体装置に関する発明である。

近年、書き換え可能な不揮発性メモリ混載メモリが多く使用されてきており、その不揮発メモリの種類や構造も多岐にわたっている。これらに要求される性能は種々あるが、特に、大容量化、高速化への要求が高まっており、微細化の一途をたどっている。そのため、メモリセル本体への性能向上要求も厳しく、構造に関して様々な工夫がなされている。そのような構造の一つとして、通常のＭＯＳ（Metal-Oxide-Semiconductor）とＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）とを互いに隣接させて形成した半導体装置が提案されている。この半導体装置のうち、上述のＭＯＮＯＳは、半導体基板上に酸化膜、窒化膜、酸化膜を順に積層してなる絶縁膜を有し、その絶縁膜上にゲート電極を備える。このような半導体装置は、特許文献１に記載されている。

この半導体装置の書き込み動作は、ＭＯＮＯＳのゲート電極（以下、メモリゲート電極と記すこともある）下側の窒化膜に電子を注入し、その電子を蓄積・保持する。一方、消去動作は、ＦＮ消去であれ、ホットキャリア消去であれ、主に、メモリゲート電極下側の窒化膜にホールを注入する。読出動作は、ＭＯＳのゲート電極（以下、コントロールゲート電極と記すこともある）に電圧を印加し、ソースドレイン間に電流が流れるか否かで書き込み／消去を判別する。

このような半導体装置は、トラップ捕獲型のため微細化しやすく、信頼性が高く、かつ、読み出しを高速にすることができるという特徴を有するため、大容量化、高速化への要求に応えるものとなっている。

特開２００４−４１８３２号公報

しかしながら、従来の半導体装置では、書き込み時には、メモリゲート電極下側の窒化膜の広い領域にわたって電子を注入するのに対し、消去時には、その窒化膜の一部の領域にしかホールを注入することができない。そのため、消去時にホールを注入できなかった部分では、そのホールと、書き込み時に蓄積された電子とが再結合せず、電子が残る。こうして、書き換え時に、いわゆる電子の消し残しが生じるという問題があった。数千、数万回のエンデュランス後には、その消し残しは無視できなくなり、その結果、書き換え耐性は劣化し、リテンション特性（電荷保持特性）に悪影響を及ぼすという問題があった。

本発明は、上記のような問題点を解決するためになされたものであり、書き込み／消去を行ったときの電子の消し残しを低減可能な半導体装置を提供することを目的とする。

本実施の形態に係る半導体装置は、一の主面上に第１の表面と、前記第１の表面と段差をなす第２の表面とが形成された半導体基板を備える。そして、前記半導体基板の前記第１の表面上に第１の絶縁膜を介して形成された第１のゲート電極を備える。そして、前記半導体基板の前記第２の表面上に、前記第１のゲート電極と隣接して、電子またはホールを保持可能な第２の絶縁膜を介して形成された第２のゲート電極を備える。

本発明の半導体装置によれば、電子またはホールを保持可能な第２の絶縁膜において、消去時にホールが注入されない部分に、書き込み時に電子が注入されるのを防ぐ。そのため、書き込み／消去を行ったときの電子の消し残しを低減することができる。

＜実施の形態１＞
本実施の形態に係る半導体装置について説明する前に、本実施の形態に係る半導体装置の前提となる半導体装置を、図６〜図１０を用いて説明する。図６は、前提となる半導体装置の配線を示す平面図である。図６に示すように、コントロールゲート電極３と、メモリゲート電極９は互いに隣接して形成されている。これらコントロールゲート電極３およびメモリゲート電極９は、ＳＴＩ（Shallow Trench Isolation）１８上に設けられている。なお、ＳＴＩ１８が形成されていない図６の白地の領域には、活性領域が形成される。

図７は、図６のゲート長Ｌ方向の一点鎖線Ａ−Ａ’で切断したときの断面図である。図７に係る半導体装置は、図７の左側にＭＯＳ、図７の右側にＭＯＮＯＳを備える。図７に係る半導体装置が備えるＭＯＳは、半導体基板１と、ゲート絶縁膜２と、コントロールゲート電極３と、ドレイン領域４と、ソース領域５とを備える。コントロールゲート電極３は、半導体基板１上にゲート絶縁膜２を介して形成される。ドレイン領域４，ソース領域５は、コントロールゲート電極３、および、メモリゲート電極９の両方を挟んで半導体基板１主面に形成される。図７に係る半導体装置では、ＭＯＳ側にドレイン領域４、ＭＯＮＯＳ側にソース領域５が形成されている。このＭＯＳは、例えば、ＮＭＯＳとして形成される。

図７に係る半導体装置が備えるＭＯＮＯＳは、半導体基板１と、酸化膜６，８、窒化膜７と、メモリゲート電極９と、ドレイン領域４と、ソース領域５とを備える。酸化膜６、窒化膜７、酸化膜８は、半導体基板１上に順に形成される。ＭＯＳおよびＭＯＮＯＳは、共通のドレイン領域４およびソース領域５を備える。酸化膜６，８には、例えば、ＳｉＯ₂、窒化膜７には、例えば、ＳｉＮを用いる。メモリゲート電極９は、半導体基板１上に酸化膜６、窒化膜７、酸化膜８を介して形成される。前提となる発明に係る酸化膜６は、上述のＭＯＳのゲート側壁酸化膜（サイドウォール）の一部を残して形成される。こうして、前提となる発明に係るＭＯＮＯＳは、上述のＭＯＳのサイドウォールに組み合わせて形成される。

次に、半導体装置の書き込み／消去の動作の一例と、その半導体装置の問題点を簡単に説明する。半導体装置での書き込み時には、ドレイン領域４からソース領域５へ電子を移動させ、電子をホットキャリアにした状態で、メモリゲート電極９に高い正電圧をかける。これにより、電子が、メモリゲート電極９下側の窒化膜７に注入される（ＳＳＩ：ソースサイドインジェクション）。図８は、窒化膜７において、電子が書き込み時に比較的多く注入される領域１０を示す。図８に示すように、書き込み時には、電子がメモリゲート電極９下側の窒化膜７全体に広がって注入される。

一方、消去時には、メモリゲート電極９と半導体基板１とソース領域５との電界によるＢＴＢＴ（Band-To-Band Tunneling）を用いてホールを発生させる。この状態で、メモリゲート電極９に高い負電圧を印加すると、ホールは加速されてホットキャリアとなる。これにより、ホールが、メモリゲート電極９下側の窒化膜７に注入される。図９は、窒化膜７において、ホールが消去時に比較的多く注入される領域１１を示す。図９に示すように、消去時には、ホールがメモリゲート電極９下側の窒化膜７の一部に局所的に注入される。

以上のように、書き込み時には、電子は窒化膜７の領域１０に注入されるのに対して、消去時には、ホールは窒化膜７の領域１１に局所的に注入される。このように、電子が注入される領域１０と、ホールが注入される領域１１とが異なるため、窒化膜７のうち、コントロールゲート電極３と、メモリゲート電極９との間付近の領域に、電子の消し残しが生じる。図１０に、電子の消し残しが生じる領域を、ギャップ部１２として示す。なお、ギャップ部１２の領域を簡単な形状で示しているが、実際には、後で説明する図３に示す領域１６となる。書き換え回数が数百、数千、数万となるうちに、このギャップ部１２に電子が徐々に蓄積され、コントロールゲート電極３の閾値電圧が徐々に大きくなる。その結果、半導体装置の書き換え耐性の劣化や、リテンション特性（電荷保持特性）の劣化が生じていた。

次に、この問題を解決する本実施の形態に係る半導体装置に付いて説明する。図１は、本実施の形態に係る半導体装置の構成を示す断面図である。以下、本実施の形態に係る構成のうち、上述と同じ構成については、同じ符号を付し、その説明は省略する。本実施の形態に係る半導体装置は、上述の構成と同様に、ＭＯＳとＭＯＮＯＳとを備える。本実施の形態に係るＭＯＳは、半導体基板１と、ゲート絶縁膜２と、コントロールゲート電極３と、ドレイン領域４と、ソース領域５とを備える。また、本実施の形態に係るＭＯＮＯＳは、半導体基板１と、酸化膜６，８、窒化膜７と、メモリゲート電極９と、ドレイン領域４と、ソース領域５とを備える。

図１に示すように、本実施の形態に係る半導体装置が備える半導体基板１は、一の主面上に第１の表面１３と、第１の表面１３と段差１５をなす第２の表面１４とが形成されている。第１の表面１３は、例えば、エッチング方法により、半導体基板１の主面を掘り下げて形成される。あるいは、第２の表面１４は、例えば、エピタキシャル結晶成長方法により、半導体基板１の主面を持ち上げて形成される。本実施の形態に係る半導体装置が備える第１のゲート電極であるコントロールゲート電極３は、半導体基板１の第１の表面１３上に、第１の絶縁膜であるゲート絶縁膜２を介して形成される。コントロールゲート電極３の材質には、例えば、ポリシリコンを用いる。

また、本実施の形態に係る半導体装置が備える第２のゲート電極であるメモリゲート電極９は、半導体基板１の第２の表面１４上に、コントロールゲート電極３と隣接して、電子またはホールを保持可能な第２の絶縁膜を介して形成される。本実施の形態に係る第２の絶縁膜は、半導体基板１の第２の表面１４上に順に積層された酸化膜６、窒化膜７、酸化膜８からなる。酸化膜６，８には、例えば、ＳｉＯ₂、窒化膜７には、例えば、ＳｉＮを用いる。メモリゲート電極９の材質には、例えば、ポリシリコンを用いる。ドレイン領域４、ソース領域５は、半導体基板１の第１の表面１３、第２の表面１４に、コントロールゲート電極３およびメモリゲート電極９両方を挟んで形成される。

以上のように形成される本実施の形態に係る半導体装置と、前提とした半導体装置の両者について、半導体基板１の不純物濃度を同じ条件にしてシミュレーションを行った。図２は、書き込み時の電界についてのシミュレーション結果を示す図である。図２（ａ）に本実施の形態に係る半導体装置の結果を示し、図２（ｂ）に上述の前提とした図７に係る半導体装置の結果を示す。図に示すように、本実施の形態に係る半導体装置では、前提とした半導体装置に比べて、図１０に示したギャップ部１２近傍の領域における電界が弱くなった。これにより、本実施の形態に係る半導体装置では、書き込み時に、ギャップ部１２に電子が注入されにくくなることが予想された。

そこで、次に、書き込み時の電子密度についてのシミュレーションを行った。図３は、その結果を示す図であり、図３（ａ）に本実施の形態に係る半導体装置の結果を示し、図３（ｂ）に上述の前提とした図７に係る半導体装置の結果を示す。ここで、図３（ａ）,（ｂ）に示される領域１６は、電子密度が大きい領域を示し、図１０に係るギャップ部１２を正確に示した領域に相当する。図に示すように、本実施の形態に係る半導体装置では、前提とした半導体装置に比べて、上述のギャップ部１２に注入される電子が減少することが確認できた。

以上のように、本実施の形態に係る半導体装置では、電子またはホールを保持可能な第２の絶縁膜に含まれる窒化膜７において、消去時にホールがほとんど注入されないギャップ部１２に、書き込み時に電子が注入されるのを防ぐ。そのため、書き込み／消去を行ったときの電子の消し残しを低減することができる。その結果、半導体装置の書き換え耐性の劣化や、リテンション特性（電荷保持特性）の劣化を防ぐことができる。

＜実施の形態２＞
図４は、本実施の形態に係る半導体装置の構成を示す断面図である。実施の形態１では、図１に示したように、第１の表面１３と、第２の表面１４とがなす段差１５は、上述のＭＯＳとＭＯＮＯＳとの間にのみ形成されていた。それに対して、本実施の形態では、ドレイン領域４側にも、第１の表面１３と第２の表面１４とがなす段差１７が形成される。以下の実施の形態に係る構成のうち、上述と同じ構成については、同じ符号を付し、その説明は省略する。

図４に示すように、本実施の形態に係る半導体基板１の第２の表面１４は、第１の表面１３を挟んでその両側に形成される。そして、本実施の形態に係る半導体装置が備えるドレイン領域４およびソース領域５からなるソースドレイン領域は、半導体基板１の両側の第２の表面１４に、コントロールゲート電極３およびメモリゲート電極９の両方を挟んで形成される。

以上のような本実施の形態に係る半導体装置によれば、コントロールゲート電極３の実効チャネル長を伸ばすことが可能になる。これにより、コントロールゲート電極３の幅を縮小することができるため、セルサイズを小さくすることができる。

＜実施の形態３＞
図５は、本実施の形態に係る半導体装置を示す断面図である。この図５は、ギャップ部１２付近を拡大した図である。図に示すように、本実施の形態では、段差１５に対応する窒化膜７の角部は面取りされている。また、段差１５に対応するコントロールゲート電極３の角部は面取りされている。

以上のような本実施の形態に係る半導体装置によれば、酸化膜６、つまり、上述のＭＯＳのゲート側壁の酸化膜を厚くすることができる。これにより、ギャップ部１２における書き込み時の電界をさらに緩和することができるため、実施の形態１よりも、ギャップ部１２に電子が注入されなくすることができる。

実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の効果を示す断面図である。 実施の形態１に係る半導体装置の効果を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 本発明の前提となる半導体装置の構成を示す平面図である。 本発明の前提となる半導体装置の構成を示す断面図である。 本発明の前提となる半導体装置の問題点を示す断面図である。 本発明の前提となる半導体装置の問題点を示す断面図である。 本発明の前提となる半導体装置の問題点を示す断面図である。

符号の説明

１ 半導体基板、２ ゲート絶縁膜、３ コントロールゲート電極、４ ドレイン領域、５ ソース領域、６，８ 酸化膜、７ 窒化膜、９ メモリゲート電極、１０，１１，１６ 領域、１２ ギャップ部、１３ 第１の表面、１４ 第２の表面、１５，１７ 段差、１８ ＳＴＩ。

Claims (5)

1. 一の主面上に第１の表面と、前記第１の表面と段差をなす第２の表面とが形成された半導体基板と、
   前記半導体基板の前記第１の表面上に第１の絶縁膜を介して形成された第１のゲート電極と、
   前記半導体基板の前記第２の表面上に、前記第１のゲート電極と隣接して、電子またはホールを保持可能な第２の絶縁膜を介して形成された第２のゲート電極とを備える、
   半導体装置。
2. 前記第１の表面は、前記半導体基板の前記主面を掘り下げて形成された、
   請求項１に記載の半導体装置。
3. 前記第２の表面は、前記半導体基板の前記主面を持ち上げて形成された、
   請求項１に記載の半導体装置。
4. 前記半導体基板の前記第２の表面は、前記第１の表面を挟んでその両側に形成され、
   前記半導体基板の前記両側の第２の表面に、前記第１，２のゲート電極両方を挟んで形成されたソースドレイン領域をさらに備える、
   請求項１乃至請求項３のいずれかに記載の半導体装置。
5. 前記第２の絶縁膜は、前記半導体基板の前記第２の表面上に順に積層された酸化膜、窒化膜、酸化膜を含み、
   前記段差に対応する前記窒化膜の角部は、面取りされており、
   前記段差に対応する前記第１のゲート電極の角部は、面取りされている、
   請求項１乃至請求項４のいずれかに記載の半導体装置。

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