JPS62183097A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、エンハンスメント型ＭＯ３容量を情報記憶用キャパ
シタとして用いるダイナミック型ＲＡＭ（ランダム・ア
クセス・メモリ）に利用して有効な技術に関するもので
ある。

〔従来の技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用ＭＯ３ＦＥ
ＴＱｍとからなり、論理“１”。

“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶′される。情報の読み出しは、ＭＯ３ＦＥＴＱ
ｍをオン状態にしてキャパシタＣｓをデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。上記キャパシタＣｓは、ゲー
ト電極とチャンネル間を利用したＭＯＳ容量が利用され
る。

このため、上記ゲート電極には電源電圧が定常的に供給
されること又はイオン打ち込み法によってゲート電極下
の半導体表面にチャンネルが形成される。ところで、約
ＩＭビ、７トのような大記憶容量化を実現するために、
キャパシタＣｓを立体的（溝堀キャパシタ・・例えば日
経マグロウヒル社１９８４年２月２７日（寸「日経エレ
クトロニクスＪ　貝１２７〜１１４１参照。）にするこ
とが提案されている。

〔発明が解決しようとする問題点〕

上記のような溝堀キャパシタにあっては、溝の側面を利
用するものであるので、上記のようにイオン打ち込みに
よる制御が容易でない。このため、上記ディプレッショ
ンモードのＭＯ３容量を構成することが極めて難しくな
る。したがって、このような溝堀キャパシタのゲート電
極（プレート）には、チャンネルを誘起させるための電
圧が供給されることになる。しかしながら、電源電圧を
用いたのでは上記チャンネルを形成するためのしきい値
電圧だけ両Ｎ、極間の電圧差が小さくされる結果、貯え
られる電荷量が少なくされてしまう。この結果、上記の
ようにメモリアレイが高集積大容量にされる場合、言い
換えるならば、メモリセルＭＣを小さく形成し、かつデ
ータ線に多くのメモリセルをつなぐ場合、上記キャパシ
タＣｓと、データ線の浮遊容量ＣＯとの比Ｃｓ　／　Ｃ
ｏは、非常に小さな値になる。これにより、上記キャパ
シタＣｓに蓄積された少ない電荷量によるデータ線りの
電位変化は、非常に微少な信号となって動作マージンが
悪くなってしまう。

そこで、本願発明者等は、先に発振パルスを用いて電源
電圧以上に昇圧された電圧を形成する昇圧回路を内蔵し
て上記キャパシタＣｓを構成するＭＯ３容量のゲートを
掻を電源電圧以上の高レベルにすることによって、上記
しきい値電圧によるレベル損失を補償させることを考え
た。この場合、エージングのために意図的に動作電圧を
高くすること、又は電源電圧の異常な上昇に応じて、上
記昇圧される電圧も非常に高（されてしまう。このため
、ＭＯ３容量のゲート絶縁膜にその耐圧を越える過大な
電圧がかかり素子を破壊させてしまう店れが生じる。

この発明の目的は、信転性の向上を図った半導体集積回
路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

３問題点を解決するための手段〕 本廓において開示される発明のうち代表的な発明の概要
を簡単に説明すれば、下記の通りである。

すなわち、Ｋｍ電圧が所定の電位以上にされたことを検
出する電圧検出回路の検出出力によって、パルス出力回
路の出力パルスを受けて電源電圧以上に昇圧された電圧
を形成する昇圧回路の動作を停止させるものである。

〔作　用〕

上記した手段によれば、電源電圧が高くされたとき、こ
れを検出して昇圧回路の昇圧動作を停止さ舌ることによ
って、上記昇圧′１ま正が異常に高（されてしまうこと
による素子破壊が防止できるため信傾訃の向上を図るこ
とができる。

〔実施例〕

第２図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、公知のＣＭＯ８（相補型ＭＯ３）半
導体集積回路の製造技術によって、特に制限されないが
、１個の単結晶シリコンのような半導体基板上において
形成される。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）はＮチャンネ
ルＭＯＳ　Ｆ　ＥＴである。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶４ｆｆｉ　
Ｄａを介して形成されたポリシリコンからなるようなゲ
ート電極から構成される。ＰチャンネルＭＯＳ　Ｆ　Ｅ
Ｔは、上記半導体基板表面に形成されたＮ型ウェル領域
に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型
つェル令頁域は、第１図の電源端子Ｖｃｃに結合される
。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、ｊｐ、結晶Ｐ型シリコンからなり、かつＮ型
つェル碩域が形成された半導体基板の表面部分のうち、
活性領域とされた表面部分以外、言い換えると半尋体配
線ｊ４　Ｍ、キャパシタ形成領域、及びＮチャンネル及
びＰチ六ンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔのソース、ドレ・
（ン及びチャンネル形成領域（ゲート形成領域）とされ
た表面部分以外には、公知の選択酸化法によって形成さ
れた比較厚い厚さのフィールド絶縁膜が形成されている
。キャパシタ形成領域は、特に制限されないが、溝堀キ
ャパシタにするための溝が掘られている。この溝の上に
は、比較的薄い厚さの絶縁膜（酸化膜）を介して１層目
ポリシリコン層力く形成されている。１層目ポリシリコ
ン層は、フィールド絶縁膜上まで延長されている。１層
目ポリシリコン層の表面には、それ自体の熱酸化によっ
て形成された薄い酸化膜が形成されている。キャパシタ
形成領域における半導体基板表面には、１層目ポリシリ
コン層（プレート）に後述するプレート電圧発生回路（
以下、単に昇圧回路ＶＧＧと称する）により電源電圧以
上に昇圧された電圧■Ｇが加えられることによって、チ
ャンネル領域が誘起される。これによって、１層目ポリ
シリコン層、薄い鯵色縁膜及びチャンネル領域からなる
キャパシタが形成される。フィールド酸化膜上の１層目
ポリシリコン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２Ｎ目ポリシリコン層から構
成される。

フィールド絶縁膜、１Ｍ１目及び２１！ｉ目ポリシリコ
ン層によって覆われていない活性領域表面には、それら
を不純物導入マスクとして使用する公知の不純物導入技
術によってソース、ドレイン及び半導体！Ｉｌｉ線領域
が形成されている。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較約７い厚さの眉間絶縁膜が形成され、この眉間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ綿は、特に制限されないが、この眉間絶縁
膜上に延長された導体層から構成される。

層間箱を壜膜上及び導体層上を含む半導体基板表面は、
窒化うｌリコン膜とフォスフオシリケードガラス股とか
らなるようなファイナルパッシベーション膜によって覆
われている。

Ｐ型基板には、基板バックバイアス電圧発生回路ＶＢＧ
によって形成された負のバックバイアス電圧−ｖｂｂが
供給される。これによって、ＮチャンネルＭＯＳ　Ｆ　
ＥＴの基板ゲートにバックバイアス電圧が加えられるこ
とになり、そのソース、ドレインと基板間の寄生容量値
が減少させられるため回路の高速動作化が図られる。

上記プレート電圧発生回路ＶＧＧと基板バックバイアス
電圧発生回路ＶＢＧは、特に制限されないが、共通の発
振回路Ｏ８Ｃがち供給される発振パルスを受けて、それ
ぞれの電圧■Ｇ及び−ｖｂｂを形成する。

ｌビットのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣＳとアドレス選択用Ｍ
Ｏ３ＦＥＴＱｍとからなり、論理“１”、Ｏ”の情報は
キャパシタＣｓに電荷が有るか無いかの形で記憶される
。上記キャパシタＣｓの実質的な容量値を大きくするた
め、そのゲート電極には、上記昇圧電圧ＶＧが供給され
る。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線Ｄ　Ｌの電位がキャパシタＣｓに蓄積さ
れた電荷量に応じてどのような変化が起きるかをセンス
することによって行われる。メモリセルＭＣを小さく形
成し、かつ共通のデータ線ＤＬに多くのメモリセルをつ
ないで高＆＋ｎ大容量のメモリマトリックスにしである
ため、上記キャパシタＣｓと、共通データ線ＤＬの浮遊
容量Ｃｏ（図示せず）との関係は、Ｃｓ　／　Ｃｏの比
が非常に小さな値になる。したがって、上記キャパシタ
Ｃｓに蓄積された電荷量によるデータ線ＤＬの電位変化
は、非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
特に窃ｊ限されないが、そのキャパシタＣｔｌの容を値
がメモリセルＭ　Ｃのキャパシタｅｓのは！半分である
ことを除き、メモリセルＭＣと同じ製造条件、同じ設計
定数で１′ｔられる。キャパシタＣｄは、そのアドレッ
シングに先立って、タイミング信号ψｄを受け６　Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　’によって接地電位に充電
される。このように、この例では、キャパシタＣｄは、
その容量値がキャパシタＣｓの約半分の容量値に設定さ
れるので、メモリセルＭＣからの読み出し信号のは＼゛
半分等しい基準′ζＣ圧を形成することになる。

この実施例では、上記キャパシタＣｓ及びＣｄは、エン
ハンスメント型のＭＯ３容量により構成される。これら
のＭ　ＯＳ容量のゲート電極は、同じメモリマントに配
置されるものが、共通化されプレー［・電極を構成する
。このプレート電極には、上記プレート電圧発生回路Ｖ
ＧＧにより形成された出力電圧ｖＧが供給される。これ
によって、上記のＭＯ３’６ｆｆｉにチャンネルが誘起
されて、キャパシタが構成される。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬば双方のデータ
線対と交差しているので、ワード線ＷＬに生じるｆ４背
成分が静電結合によりデータ線にのっても、その雑音成
分か双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型
のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいで、相補データｉＭ　ｔ４Ｄ
Ｌ、ＤＬの一方に結合されたメモリセルＭＣが選択され
た場合、他方のデータ線には必すダミーセルＤＣが結合
されるように一対のダミーワード線ＤＷＬ、ＤＷＬの一
方が選（尺される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥ１’Ｑ１．Ｑ２を有し、これらの正帰還作用により
、相補データ線ＤＬ、ＤＬに現イした微少な１８号を差
動的に増幅する。この正帰還動作は、２段階に分けてお
こなわれ、比較的小さいコンダクタンス特性にされたＭ
Ｏ３ＦＥＴＱ７が比較的早いタイミング信号φｐａｌに
よって導通し始めると同時に開始され、アドレッシング
によって相補データ＆’ＡＤＬ、ＤＬに与えられた電位
差に基づき高い方のデータ線電位は遅い速度で、低い方
のそれは速い速度で共にその差が広がりながら下降して
いく。この時、上記差電位がある程度大きくなったタイ
ミングで比較的大きいコンダクタンス特性にされたＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　８がタイミング信号φｐａ２に
よって導通するので、上記低い方のデータ線電位が急速
に低下する。このように２段階に分けてセンスアンプＳ
Ａの動作を行わせることによって、上記高い方の電位落
ち込みを防止する。

こうして低い方の電位が交差結合Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
のしきい値電圧以下に低下したとき正ＪＷ還動作が終了
し、高い方の電位の下降は電源電圧Ｖｃｃより低く上記
しきい値電圧より高い電位に留まるとともに、低い方の
電位は最終的に接、池電位（０■）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭ　Ｃの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハ・イレベルが電Ｒ電圧Ｖｃｃに対して一定以上
落ち込ろ・と、何回かの読み出し、再書込みを繰り返し
ているうちに論理パ０”として読み取られるところの誤
動作が生じる。この誤動作を防ぐために設けられるのが
アクティブリストア回路ＡＲである。このアクティブリ
ストア回路ＡＲは、ロウレベルの信号に対して何らＹ９
を与えずハイレベルの信号にのみ選択的に電源電圧Ｖｃ
ｃの電位にブーストする働きがある。このようなアクテ
ィブリストア回路ＡＲの具体的回路溝底は、この発明に
直演関係ないのでその詳細な説明を省略する。

同図においてｊｔ表として示されているデータ線対ＤＬ
、ＤＬは、カラムスイ・ノチＣＷを（ｎ成するＭＯ５Ｆ
ＥＴＱ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、
ＣＤＬに１続される。他の代表として示されているデー
タ線対についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介し
てコモン相補データ線対ｃ　Ｄ　Ｌ、　　ＣＤ　Ｌに接
続される。このコモン相補データ線対ＣＤＬ、ＣＤＬに
は、出力アンプを含むデータ出力バッファＤＯＢの入力
端子とデータ入カバソファＤＩＢの出力端子に接続され
る。

ロウデコーダ及びカラムデコーダＲ，Ｃ−０ＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スバッファＲ−ＡＤＢは、ロウアドレスストローブ信号
ＲＡＳにより形成されたタイミング信号φａｒに同期し
て外部アドレス信号ＡＸＯ〜ΔＸｉをアドレスバッファ
Ｒ−ＡＤＢに取込み、ロウデコーダＲ−ＤＣＲに伝える
。ロウデコーダＲ−ＤＣＲは、上記伝えられたアドレス
信号を解読し、ワード線選択タイミング信号φＸに同期
して所定のワード線及びダミーワード線の選択動作を行
う。

また、カラムアドレスバッファＣ−ＡＤＢは、カラムア
ドレスストローブ信号ＣＡＳにより形成されたタイミン
グ信号φａｃに同期して外部アドレス信号ＡＹＯ〜ＡＹ
ｉをアドレスバッファＣ−ＡＤＢに取込み、カラムデコ
ーダＣ−ＤＣＲに伝える。カラムデコーダＣ−ＤＣＲは
、上記伝えられたアドレス信号を解読してデータ線選択
タイミング信号（又はカラム選択タイミング信号）φｙ
に同期してデータ線の選択動作を行う。特に制限されな
いが、このようなカラム系の選択回路は、ＣＭＯＳスタ
ティック型回路により構成されている。

これにより、１つのワード線を選択状態にして−おいて
、外部アドレス信号ＡＹＯ”ＡＹｉを切り換えると、上
記選択回路がこれに応答してカラム選択を切り換えるの
で、複数ビットの情報の書き込み又は読み出し動作を連
続して行うこともできる（カラムスタティックモード）
。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表として例示的に示されたタイミング信号の他
、メモリ動作に必要な他の各種タイミング信号を形成す
る。

第１図には、上記基板バイアス電圧発生回路ＶＢＧと昇
圧回路（プレート電圧発生回路）ＶＧＧの一実施例の回
路図が示されている。同図において、インバータ回路Ｉ
ＶＩないしＩＶＩ　ｌは、特に制限されないが、ＣＭＯ
３回路から構成され、集積回路の外部端子を構成する電
源端子Ｖｃｃと基準電位端子もしくはアース端子Ｖｓｓ
との間に加えられる＋５■のような正電源電圧によって
動作される。

基板バイアス電圧発生回路ＶＢＧは、半導体基板に供給
すべき負のバックバイアス電圧−ｖｂｂを発生する。こ
れによって、ＮチャンネルＭＯ３ＦＥＴの基板ゲートに
バックバイアス電圧が加えられることになる。この実施
例の基板バ・ｆアス電圧発生回路ＶＢＧは、リング状に
縦列接続された３個（奇数個であればよい）の・「ンバ
ータ回路ＴＶ１〜ＩＶ３により構成された発振回路ＯＳ
Ｃの発振出力信号を受け、その波形整形と増幅を行うＣ
ＭＯＳインバータ回路ＩＶ４．ＩＶ、５及び次の整流回
路もしくはレベル変換回路から構成される。

すわなち、整流回路は、上記ＣＭＯＳインバータ回路Ｉ
Ｖ５の出力から得られる周期的なパルス信号をぞの一方
の電極ｅ１に受けるキャパシタＣ１と、このキャパシタ
Ｃ１の他方の電極ｅ２と回路の接地電位点Ｖｓｓとの間
に設けられたダイオード形態のＭＯ３ＦＥＴＱＩＯと、
このキャパシタＣ１の他方の電極ｅ２と基板（−Ｖｂｂ
）との間に設けられたダイオード形態のＭＯ３ＦＥＴＱ
Ｉ　１とから構成されている。この基板と回路の接地電
位点Ｖｓｓとの間には、ＭＯＳＦＥＴのソースと基板間
からなるような接合容量や配線容量等からなる寄牙容、
１Ｃ２が存在する。上記ダイオード形態のＭＯ３ＦＥＴ
ＱＩ　Ｏは、イアＲ−９回路ＩＶ５から出力されるパル
スがハイレベル（電源電圧ＶｃＣ）のとき、キャパシタ
Ｃｓを介して供給される正の電圧によってオン状態とな
る。これにより、キャパシタＣ１はハイレベルによって
プリチャージされる。次に、パルスがロウレベル（回路
の接地電位）にされると、すなわち、キャパシタＣ１の
一方の電ｉｅｌがロウレベルにされると、キャパシタＣ
１の他方の電極ｅ２は、−（Ｖｃｃ−Ｖｔｈ）の負電位
となる。ここで、ｖｔｈはＭＯ３ＦＥ’Ｔ’ＱＩＯのし
きい値電圧である。この負電位によりダイオード形態の
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１１がオン状態にされる。

これに応じて、電極ｅ２に与えられた負電位がＭＯ３Ｆ
Ｅ’ｒ”Ｑｌｌを介して上記寄生容ｆｌｃ２に伝えられ
る。すなわち、基板には一■ｂｂの基板バンクバイアス
電圧が与えられる。

一方、メモリセルにおける情報記憶用キャパシタＣｓの
ゲート電極が共通化されて構成されたプレート（第１層
ポリシリコン・・ＰＬ）に与えられる電圧ＶＧを形成す
る昇圧回路ＶＧＧは、上記発振回路ＯＳＣの発振出力信
号を受ける遅延回路とゲート機能を持つ２段（特に制限
されない）からなるＣ　Ｍ　ＯＳノア（ＮＯＲ）ゲート
回路Ｇ１及びＣＭＯＳインバータ回路ＩＶ６及び波形整
形と増幅を行うＣＭＯＳインバータ回路ＩＶ７．ＩＶ８
と昇圧回路から構成される。昇圧回路は、上記ＣＭＯＳ
インバータ回路ＩＶ８から出力される、ノアゲート回路
Ｇ１の出力パルスに対して遅延された発振パルスをその
一方の電極ｅ３に受けるキャパシタＣ３と、このキャパ
シタＣ３の他方の電極ｅ４と電源電圧Ｖｃｃとの間に設
けられたダイオード形態のＭＯ３ＦＥＴＱ１２と、この
キャパシタＣ３の他方の電極ｅ４とプレート（ＰＬ）と
の間に設けられたダイオード形態のＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ１３とから構成されている。このプレー１−　（
ＰＬ）と回路の接地電位点との間には寄生容ｆｆ１ｃ４
が存在する。なお、プレート（ＰＬ）基＋Ｊｉとの間に
も図示しない寄生容重が存在する。

昇圧回路Ｖ　Ｇ　Ｇの動作は、次のようになる。すなわ
ち、上記ダイオード形態のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
１２は、・Ｃンバータ回路Ｉ■８から出力される発振パ
ルスかは父Ｏ■のロウレベルにされると、それに応じて
てオン状態にされる。これにより、キャパシタＣ３はは
ＶＶｃｃ−Ｖｔｈ（但し、ｖｔｈはＭＯＳ　Ｆ　Ｅ　ｉ
’　１２のしきい値電圧）のレベルにプリチャージされ
る。次に、発振パルスかはｙ′電源電圧レベルのハイレ
ベルにされたとき、プートストラップ作用によってキャ
パシタＣ３の他方の電ｆｊｅ４は、（２Ｖｃｃ　−Ｖｔ
ｈ）の高い電位にされる。この昇圧電圧によりダイオー
ド形態であって、しきい値電圧ｖｔｈを有するＭＯ３Ｆ
ＥＴＱ１３はオン状態にされ、電極ｅ４に現れる昇圧電
圧は、ＭＯ３ＦＥＴＱ１３を介して上記寄生容量Ｃ４に
伝えられろ。プレー　ト　（ＰＬ）には昇圧された電圧
ＶＧが与えられる。この電圧■Ｇは、最終的には２Ｖｃ
ｃ　　２　Ｖｔｈ　（２Ｖｔｔｉは、ＭＯ３ＦＥＴＱ５
２とＱ５３のしきい値電圧の和である）まで昇圧される
こと６ごなる。

この実施例では、同じ発振回路ＯＳＣの発振出力信号を
用いて、両型圧発生回路ＶＧＧとｔＦ　Ｂ　Ｇを動作さ
せるとともに、正の昇圧電圧ＶＧを形成する昇圧回路Ｖ
ＣＣの入力の発振信号として、負のバイアス電圧−ｖｂ
ｂを形成する基板バイアス電圧発生回路ＶＢＧの入力の
発振信号に対して遅延された発振信号を供給するもので
あるので、先に基板バイアス電圧発生回８ＶＢＧの出力
電圧−Ｖｂｂを立ち下げることができる。これによって
、基板電位が上記昇圧回路ＶＧＧの動作開始によって回
路の接地電位以上の高いレベルに持ち上げられてしまう
のを防止する。この実施例では、昇圧回路ＶＧＧにおけ
る上記遅延回路としてのノアゲート回路ＧｌとＣＭＯＳ
インバータ回路ＩＶ６からなる２段の回路を用いている
が、これに限定されるものではなく、他の種々の実施形
態を採ることができる。インバータ回路の数は２個でな
くとも、信号を遅延させることができればよい。

なお、上記プレート電圧発生回路ＶＧＧは、最終的には
’ｌ　Ｖｃｃ　−２Ｖｔｈまでの昇圧能力を持つ。

しかしながら、キャパシタＣｓのゲートに供給されるプ
レート電圧ＶＣは、電源電圧Ｖｃｃに対してその実効的
なしきい値電圧以上に高くされる必要ない。ぞこで、図
示しないが、プレート（ＰＬ）と電源電圧Ｖｃｃとの間
に、ダイオード形態のＭＯＳＦＥＴからなるレベルクラ
ンプ回路を設けるものとしてもよい。

この実施例では、エージングや電源装置の異常によって
電源電圧Ｖｃｃが高くされたとき、上記昇圧電圧ＶＧも
これに応じて高くされる結果、キャパシタＣｓ等の絶縁
破壊を生じさせてしまうのを防１ヒするため、次の回路
が付加されろ。

直列接続されたダイオード形態のＭＯ５ＦＥＴＱ１４．
Ｑｌ５等とその抵抗Ｒは、電源電圧Ｖｃｃのレベルシフ
ト回路を構成する。すなわち、電源電圧ｖｃｃを上記Ｍ
ｏ５ＦＥｒａｔ　４．ｒ：ｖ１５等のしきい値電圧ｖｔ
ｈにより、レベルシフトするものである。上記レベルシ
フトされた電圧は、ＣＭ　ＯＳインバータ回路Ｉ　ｖ９
の入力妨子に伝えられる。

ＣＭＯＳインバータ回路ＴＶ９は、そのロシックスｌ／
ツショルド電圧を基準電圧とする電圧比較動作を行う。

このため、１！源電圧Ｖｃｃがエージング等のための所
定の高い電圧にされたとき、上記レベルシフトされた電
圧が上記インバータ回路ＩＶ９のロジックスレフ・ショ
ルド電圧を越えるように、上記ＭＯ３ＦＥＴＱＩ　４．
Ｑｌ　５の数が選ばれる。

上記インバータ回路ＩＶ９の出力信号は、インバータ回
路ＩＶＩＯを介して、一方において上記ノアゲート回路
Ｇ１に供給される。すなわち、上記レベルシフトされた
電圧が上記インバータ回路■ｖ９のロジックスレッショ
ルド電圧を越えたとき、インバータ回路ＩＶＩＯの出力
信号がハイレベル（論理°１°）となって、上記ノアゲ
ート回路Ｇ１の出力信号をロウレベルに固定する。これ
によって、上記昇圧回路ＶＧＧの昇圧動作が停止される
。上記インバータ回路１ＶｌＯの出力信号は、他方にお
いて、ナンド（ＮＡＮＤ）ゲート回路Ｇ２に供給される
。このナンドゲ−１・回路Ｇ２の他方の人力には、上記
発振回路Ｏ５Ｃの発振パルスが供給されている。これに
より、上記電１ｉＩＸ電圧Ｖｃｃが所定の電圧より高く
されたとき、ナントゲート回路Ｇ２の出力から発振パル
スが出力されことになる。このナントゲート回路Ｇ２の
出力信号は、インバータ回路ＩＶＩＩを介してキャパシ
タＣ５の一方の電ｊ５ｅ５に供給されろうキャパシタＣ
５の他方の電極ｅ６と電源電圧Ｖｃｃとの間には、ダイ
オード形態のＭＯ３ＦＥＴＱ１６が設けられる。

また、上記キャパシタＣ５の他方の電極ｅ６は、スイッ
チＭＯ３ＦＥＴＱ７のゲートに伝えられる。

このスイッチＭＯ３ＦＥＴＱ７は、それがオン状態にさ
れたとき電源電圧Ｖｃｃを上記ペレート（ＰＬ）に伝え
るものである。

上記のように、？を源電圧Ｖｃｃが所定の電圧より高く
され、キャパシタＣ５の一方のｔｔｉ０５にパルス信号
が供給されると、それがロウノベルのとぎキャパシタＣ
５にＭ　ＯＳ　Ｆ己ＴＱ１６を通してチャージアップが
なされる。そして、上記、ペルス信号がハイレベルのと
き、他方の電極ｅ６には上記同様に昇圧された電圧が得
られる。この昇圧電圧によってスイッチＭＯ３ＦＥ’Ｔ
’Ｑ１７がオン状態にされ、上記昇圧回路Ｖ　Ｇ　Ｇの
動作が停止されたときのプレート電圧ＶＧを電源電圧Ｖ
ＣＣに１持させるものである。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）電源電圧が所定の高い電圧にされたとき、それを
検出してプレート電圧を形成する昇圧回路の動作を停止
させることによって、エージングや電源装置の異常によ
って、動作電圧が高くされたときプレートに耐圧以上の
高い電圧が供給されるのを防止できる。これによって、
素子の破壊を防止できるから、信頼性の向上を図ること
ができるという効畏が得られる。

（２）エンハンスメント型のＭＯ３容量のゲートに、電
源電圧量−ヒに高くされた電圧を供給して、チャンネル
を誘起するものであるので、ダイナミック型メモリセル
の情幸コ電荷Ｍを増加させることができる。これによっ
て、記憶容量の増大と動作マージンの向上を図ることが
できるという効果が得られろ。

（３）同じ発振回路により形成された発振パルスに基づ
いて、基板バ・ｆアス電圧発生回路とプレート電圧昇圧
回路とをナカ作させることにより、少ムくともプレート
電圧昇圧回路が先に動作を開始してしまうことに、よ杓
、ブレーＩ・と基牟反問のカップリングによって基板電
位を回路の接地電位よ・り高くしてしまうことを防止で
きる。これによって、電源投入時に一時的にＭＯＳ　Ｆ
　ＥＴがＮＢＪ的にディプレッションモードにされるこ
とにより発生する大きな電流値にされたラッシュカレン
トの発生を防止することができ、ＣＭＯ３回路にあって
はラッチア、・ブの生じることが防止できるという効果
が得ら；ｊｉ、る。

（４）情報記ｔＣ用キャバシクのプレートイこ電ｊり電
圧以上に高くされた昇圧電圧を供給し、てＭＯ３Ｏ３容
構成するチャンネルを形成するものであ７・ので、′ａ
堀キャバンタにおいてもその実質的な情報電荷、Ｉを太
き（できるという効果が得ちれる。

以上本発明昔によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施ダＩに限定され
るものではなく、その要旨を逸脱しない範回で種々変更
可解であることばいうまでもないっ例えば、電源電圧の
レベルを抄上する回路は、種、νの実施形態を採ること
ができるものである。また、昇圧回路に独自の発振回路
の発振出力を供給するものとしてもよい、この場合に、
電圧検出回路の検出出力によって、発振回路の発振動作
を停止させ、その結果として昇圧動作を停止させるもの
としてもよい。

また、ダイナミック型ＲＡ　Ｍにおけるメモリセルの読
み出し動作に必要とされる基準電圧は、ダミーセルを用
いるものの他、ハ・Ｃインピーダンス状態でハ・（レベ
ルどロウレベルとされた相補データ線を短絡することに
よって形成された中間レベルとするもの等であってもよ
い。また、Ｘアドレス信号とＹアトＬ・スイ５゛号とを
それぞれ独立した外部端子から供船するとともに、アド
レス信号の変化タイミングを検出回路を設りて、この検
出出力により内部回路の動作に必要な各種タイミング信
号を発生させるもの等種々の実施形態を採ることができ
るものである。また、各捲リフレッシュ回路を内蔵させ
るものであってもよい。

ダイナミック型ＲＡＭそれ自体が一個の独立した半、１
休店１反に形成されているか否かは、本質的では無い。

１つの半導体基板上に、例えばマイクロプロセッシング
ユニソトのようす回路とともに形成されるダイナミック
型ＲＡ　Ｍもまた、本発明で言う意味の半導体メモリを
構成する。

発振回路は、制限的なものでなく、例えば源発振回路の
出力を受けるクロックパルス発生回路のような信号発生
回路であってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば、周期的なパルス信号によって
電ｔＡ電圧以上に高くされた昇圧回路を内蔵する各種半
導体集積回路装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、電源電圧が所定の高い電圧にされたとき、
それを検出して昇圧回路の動作を停止させることによっ
て、エージングや電源装置の異常によって、動作電圧が
高くされたとき上記昇圧電圧が供給される素子の破壊を
防止できるから、信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は、基板バイアス発生回路と昇圧回路の一実施例
を示す回路図、 第２図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図である。 ＭＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、ＤＣ
・・ダミーセル、ＣＷ・・カラムスイッチ、ＳＡ・・セ
ンスアンプ、ＡＲ・・アクティブリストア回路、Ｒ−Ｄ
ＣＲ・・ロウデコーダ、Ｃ−ＤＣＲ・・カラムデコーダ
、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−ＡＤＢ・
・カラムアドレスバッファ、ＤＯＢ・・データ出カバソ
ファ、ＤＩＢ・・データ入カバソファ、ＴＣ・・タイミ
ング制御回路、ＶＣＣ・・昇圧回路（プレート電圧発生
回路）、ｖＢＧ・・基板バイアス発生回路、ＯＳＣ・・
発振回路

Claims (1)

1. 【特許請求の範囲】 １、周期的なパルス信号を出力するパルス出力回路と、
   このパルス出力回路の出力パルスを受けて、電源電圧以
   上に昇圧された電圧を形成する昇圧回路と、電源電圧が
   所定の電位以上にされたことを検出し上記昇圧回路の動
   作を停止させる電圧検出回路とを含むことを特徴とする
   半導体集積回路装置。 ２、上記電圧検出回路の検出出力は、上記昇圧回路の出
   力電圧を電源電圧に固定させるためにも用いられるもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ３、上記昇圧回路の昇圧電圧は、ダイナミック型メモリ
   セルの情報記憶用キャパシタを構成するＭＯＳ容量のゲ
   ート電極に供給されるものであることを特徴とする特許
   請求の範囲第１又は第２項記載の半導体集積回路装置。