JP3746469B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）のストレス試験などの試験モード時において、ピーク電流を低減するものに関する。
【０００２】
【従来の技術】
半導体メモリにおいて、ストレス試験とは、通常動作モード時よりも高い電源電圧を半導体メモリに印加して、内部に有する多数のメモリセルトランジスタの初期不良をスクリーニングするために実施される試験である。また、このストレス試験は、一般的に、十分なスクリーニング効果を得るために、通常動作よりも遅い速度でＤＲＡＭを動作させている。従って、通常動作を用いた試験方式では、膨大な時間を要し、検査コストの増大に繋がることになる。そこで、従来のストレス試験では、試験時間の短縮のために、複数本のワード線を同時に活性化し、通常動作モード時よりも多い個数のメモリセルを同時にアクセスすることによって、短時間にストレス試験を行うことができるようにしている。
【０００３】
以下、従来の半導体記憶装置について説明する。図８は従来の半導体記憶装置のブロック図を示す。同図において、ＢＬ０、/ＢＬ０〜ＢＬ２５５、/ＢＬ２５５はビット線対、ＷＬ０〜ＷＬ２５５はワード線、ＤＬ、/ＤＬはデータ線対、１０１はメモリセル、１０２はメモリセルアレイ、１０３はセンスアンプ列部、１０４はカラムデコーダ及びセレクタ、１０５はリード/ライトアンプ、１０６はカラムアドレスバッファ及びカラムプリデコーダ、１０７はロウアドレスバッファ、１０８はロウプリデコーダ、９はロウデコーダ部、１０はワードドライバ部、１１１はタイミング発生回路である。
【０００４】
前記ロウプリデコーダ１０８の内部構成を図９に示す。同図において、１１２はワード線デコード信号発生回路、１１３はロウアドレスプリデコード信号発生回路、１１４はブロック選択信号発生回路、１１５はリセット付ラッチ回路、１１９はセンスアンプ駆動信号発生回路である。前記センスアンプ駆動信号発生回路１１９において、１１９ａ、１１９ｂはＯＲ回路、１１９ｃはＮＡＮＤ回路、１１９ｄは遅延時間Ｘを持つ遅延回路、１１９ｅは遅延時間Ｙを持つ遅延回路、１１９ｆは遅延時間Ｚを持つ遅延回路、１１９ｇはインバータである。
【０００５】
前記ロウデコーダ部９の内部構成を図２に示す。同図のロウデコーダ部９は１６個のＡＮＤ回路９ａを有し、各ＡＮＤ回路９ａの入力の上側にはブロック選択信号ＸＢＫが共通に入力され、下側の入力には１６個のロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５が各々入力されており、これらＡＮＤ回路９ａの出力信号がロウデコード信号（行デコード信号）ＲＤ０〜ＲＤ１５となる。図３は前記図８の左端に位置するワードドライバ部１０の内部構成を示す。同図のワードドライバ部１０は、前記ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５を入力とし、各ロウデコード信号ＲＤ０〜ＲＤ１５毎に４つの２入力ＡＮＤ回路１０ａが設けられ、その４つのＡＮＤ回路１０ａの他方の入力には、４本のワード線デコード信号ＷＤ０〜ＷＤ３が各々接続されており、その各ＡＮＤ回路１０ａの出力信号がワード線ＷＬ０〜ＷＬ６３の活性化信号となる。６４本のワード線ＷＬ０〜ＷＬ６３は、４本のワード線を１組として合計計１６組存在する。
【０００６】
図８に示した従来の半導体記憶装置では、各メモリセル１０１は微小な電荷を蓄え、その蓄えられた電荷の有無に応じて論理‘１’データ又は論理‘０’データを記憶する。メモリセルアレイ１０２は、前記メモリセル１０１が格子状に多数個配置されて構成される。センスアンプ列部１０３は、ワード線ＷＬの活性化により前記メモリセル１０１からビット線対ＢＬ、/ＢＬに読み出された微小な電圧を増幅するセンスアンプ回路（図示せず）と、ビット線対ＢＬ、/ＢＬとデータ線対ＤＬ、/ＤＬとを電気的に接続するカラムスイッチ回路（図示せず）と、ビット線対ＢＬ、/ＢＬをプリチャージ電位（通常は電源電圧の１/２の電圧）にプリチャージするプリチャージ回路（図示せず）とを有する。カラムデコーダ及びセレクタ１０４は、任意のデータ線対ＤＬ、/ＤＬを選択する。リード/ライトアンプ１０５は、前記選択されたデータ線ＤＬ、/ＤＬのデータを増幅したり、外部からの入力データを増幅する。カラムアドレスバッファ及びカラムプリデコーダ１０６は、外部から入力されるカラムアドレスＡ０〜Ａ７を入力して内部カラムアドレスＡＹ０〜ＡＹ７に変換する。
【０００７】
更に、図８において、ロウアドレスバッファ１０７は、外部から入力されるロウアドレスＡ０〜Ａ７をバッファリングして内部ロウアドレスＡＸ０〜ＡＸ７を生成する。ロウプリデコーダ１０８では、ワード線デコード信号発生回路１１２は、前記ロウアドレスバッファ１０７で生成された内部ロウアドレスＡＸ０〜ＡＸ７からワード線デコード信号ＷＤ０〜ＷＤ３を生成し、ロウアドレスプリデコード信号発生回路１１３は、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５を生成し、ブロック選択信号発生回路１１４は、ブロック選択信号ＸＢＫ０〜ＸＢＫ３を生成する。図８左端に位置するロウデコーダ部９は、前記ロウプリデコーダ１０８により生成されたブロック選択信号ＸＢＫ０及びロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５を受けて、ロウデコード信号ＲＤ０〜ＲＤ１５を生成する。図８左端に位置するワードドライバ部１０は、前記ロウプリデコーダ１０８からのワード線デコード信号ＷＤ０〜ＷＤ３及び前記ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５を受けて、ワード線ＷＬ０〜ＷＬ６３を選択し、活性化する。タイミング発生回路１１１は、外部から入力される制御信号/ＲＡＳ、/ＣＡＳ、ＯＥ、ＷＥを受けて、半導体記憶装置内部の回路を制御する内部制御信号ＩＲＡＳを生成する。
【０００８】
前記１つのメモリセルアレイ１０２と１つのセンスアンプ列部１０３とを１組とし、この１組をブロックと呼ぶ。図８に示した半導体記憶装置では４ブロック設けている。図８では、１つのブロックには６４本のワード線ＷＬが存在する。そして、６４本×４ブロックで合計２５６本のワード線ＷＬを有する。また各ブロック毎に１つのワードドライバ部１０及び１つのロウデコーダ部９が備えられる。
【０００９】
以上のように構成された半導体記憶装置について、以下、その動作を説明する。
【００１０】
先ず、読み出し動作時について説明する。入力されたロウアドレスＡ０〜Ａ７により選択された任意のワード線ＷＬに接続される全てのメモリセル１のデータが対応するビット線対ＢＬ、/ＢＬに読み出され、センスアンプ回路により増幅される。そして、そのうちの１対のビット線対ＢＬ、/ＢＬを、カラムアドレスＡ０〜Ａ７により選択された任意のデータ線対ＤＬ、/ＤＬに接続して、データをデータ線対ＤＬ、/ＤＬに乗せた後、セレクタ１０４を介してリードアンプ１０５で更に増幅して、外部にデータを読み出す。一方、センスアンプ回路で増幅されたがデータ線対ＤＬ、/ＤＬには接続されなかった他のビット線対ＢＬ、/ＢＬのデータは、再びメモリセル１に書き込まれる。
【００１１】
次に、書き込み動作時について説明する。外部から入力されるデータをライトアンプ１０５で増幅した後、セレクタ１０４を介して、カラムアドレスＡ０〜Ａ７により選択された１対のデータ線対ＤＬ、/ＤＬに乗せ、センスアンプ列部１０３を介して対応するビット線対ＢＬ、/ＢＬに乗せ、その後、ロウアドレスＡ０〜Ａ７により選択された任意のワード線ＷＬに接続されるメモリセル１０１にそのデータが書き込まれる。ここで、外部から入力されるカラムアドレスＡ０〜Ａ７は、カラムアドレスバッファ及びカラムプリデコーダ１０６によりカラムプリデコード信号ＡＹ０〜ＡＹ７に変換され、そのカラムプリデコード信号ＡＹ０〜ＡＹ７がカラムデコーダ１０４に入力されて、任意の１対のデータ線対ＤＬ、/ＤＬを選択する構成である。
【００１２】
次に、ワード線ＷＬの選択について説明する。外部から入力されたロウアドレスＡ０〜Ａ７はロウアドレスバッファ１０７に取り込まれて、内部ロウアドレス信号ＡＸ０〜ＡＸ７となり、ロウプリデコーダ１０８に入力される。図９から判るように、内部ロウアドレス信号ＡＸ０〜ＡＸ７のうち下位２ビットの信号ＡＸＯ〜ＡＸ１は、ワード線デコード信号発生回路１１２に入力されてワード線デコード信号ＷＤ０〜ＷＤ３のうち１つの信号が生成される。また、下位から３〜６ビットの信号ＡＸ２〜ＡＸ５はロウアドレスプリデコード信号発生回路１１３に入力されて、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５のうち１つの信号が生成され、上位２ビットの信号ＡＸ６〜ＡＸ７はブロック選択信号発生回路１１４に入力されて、ブロック選択信号ＸＢＫ０〜ＸＢＫ３のうち１つの信号が生成される。そして、前記生成されたロウアドレスプリデコード信号（例えばＸＰＡ０）及びブロック選択信号（例えばＸＢＫ０）は、図２に示したロウデコーダ部９に入力されて、ロウデコード信号ＲＤ０〜ＲＤ１５のうち１つの信号が選択、活性化される。このロウデコード信号（例えばＲＤ０）と、前記ワード線デコード信号発生回路１１２により生成されたワード線デコード信号（例えばＷＤ０）とは、図３に示したワードドライバ部１０に入力されて、６４本のワード線ＷＬ０〜ＷＬ６３のうち所定の１本のワード線（例えばＷＬ０）が選択、活性化されることになる。
【００１３】
以上のように、外部からロウアドレス及びカラムアドレス（Ａ０〜Ａ７）を入力することにより、任意のメモリセル１０１にアクセスして、データの読み/書きすることができる構成である。
【００１４】
次に、図８に示した半導体記憶装置でのストレス試験時における動作を説明する。
【００１５】
前記通常の読み/書き動作モードでは、４つのブロック全体において１本のワード線ＷＬのみが活性化されるのに対し、ストレス試験では、複数ワード線立上げ信号ＡＷＬを活性化する。この信号ＡＷＬは、図９に示したように、ロウプリデコーダ１０８のロウアドレスプリデコード信号発生回路１１３及びブロック選択信号発生回路１１４に入力されて、ブロック選択信号ＸＢＫ０〜ＸＢＫ３の全て及びロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５の全てが活性化される。これにより、４つのブロックのロウデコーダ部９では、ロウデコード信号ＲＤ０〜ＲＤ１５の全てが活性化される。但し、前記複数ワード線立上げ信号ＡＷＬは図９のワード線デコード信号発生回路１１２には入力されず、従って、ワード線デコード信号ＷＤ０〜ＷＤ３は１つの信号（例えばＷＤ０）だけが活性化される。その結果、第１のブロックでは、６４本のワード線ＷＬ０〜ＷＬ６３のうち１６本のワード線（例えばＷＬ０、ＷＬ４〜ＷＬ６０）が活性化されて、４ブロック全体では合計６４本のワード線ＷＬが活性化される。
【００１６】
以上の様子を、図１０に示したストレス試験時（多数のワード線立上げ時）でのタイミングチャートを用いて説明する。
【００１７】
ストレス試験の実施に際して、複数ワード線立上げモード（試験モード）にするために、複数ワード線立上げ信号ＡＷＬを例えばＨｉｇｈ電圧活性にしてロウプリデコーダ１０８に入力する。また、外部からロウアドレスストローブ信号/ＲＡＳをタイミング発生回路１１１に入力して、内部ロウアドレスストローブ信号ＩＲＡＳを生成し、この信号ＩＲＡＳをロウプリデコーダ１０８に入力する。更に、外部から入力したロウアドレスＡ０〜Ａ７は、ロウアドレスバッファ１０７により内部ロウアドレス信号ＡＸ０〜ＡＸ７になり、ロウプリデコーダ１０８に入力される。ロウプリデコーダ１０８は、以上の入力信号に基づいて、ワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、ブロック選択信号ＸＢＫ０〜ＸＢＫ３、センスアンプ活性化信号ＮＳＥＮ、及びロウプリデコードイネーブル信号ＸＰＤＥＮを生成する。
【００１８】
ここで、ロウプリデコーダ１０８の内部構成を図９に基づいて詳細に説明する。同図のロウプリデコーダ１０８は、センスアンプ駆動信号発生回路１１９と、リセット付ラッチ回路１１５とを有する。前記リセット付ラッチ回路１１５は、前記内部ロウアドレスストローブ信号ＩＲＡＳをセット端子Ｓの入力とし、この信号ＩＲＡＳが一旦Ｈｉｇｈになると、リセット端子ＲにＨｉｇｈ電圧が入力されるまで、出力端子Ｑからのロウプリデコードイネーブル信号ＸＰＤＥＮをＨｉｇｈ電圧に保持する。
【００１９】
前記リセット付ラッチ回路１１５のロウプリデコードイネーブル信号ＸＰＤＥＮは、ワード線デコード信号発生回路１１２、ロウアドレスプリデコード信号発生回路１１３及びブロック選択信号発生回路１１４に入力されていて、ロウプリデコードイネーブル信号ＸＰＤＥＮがＨｉｇｈ電圧活性となっている期間において、ワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、及びブロック選択信号ＸＢＫ０〜ＸＢＫ３を活性化可能とする。これら信号発生回路１１２〜１１４が複数ワード線立上げ信号ＡＷＬのＬｏｗ又はＨｉｇｈ電圧の下で動作する様子は既述の通りである。
【００２０】
また、図９において、センスアンプ駆動信号発生回路１１９は、前記複数ワード線立上げ信号ＡＷＬと内部ロウアドレスストローブ信号ＩＲＡＳを入力とし、これら信号に基づいてセンスアンプ活性化信号ＮＳＥＮを生成する。具体的には、複数ワード線立上げ信号ＡＷＬがＬｏｗの時、即ち、通常動作モード時では、ＯＲ回路１１９ａの出力はその２入力のうち上側が常時Ｈｉｇｈ入力となるために常時Ｈｉｇｈであるのに対し、ＯＲ回路１１９ｂの出力は、その上側が常時Ｌｏｗ入力となるために、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｅで遅延時間Ｙだけ遅らせた信号が現れる。従って、ＮＡＮＤ回路１１９ｃの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｅにて遅延時間Ｙだけ遅らせた信号の反転信号が現れる。一方、複数ワード線立上げ信号ＡＷＬがＨｉｇｈの時、即ち、試験モード時では、ＯＲ回路１１９ｂの出力は、その２入力の上側が常時Ｈｉｇｈ入力となるために常時Ｈｉｇｈであるのに対し、ＯＲ回路１１９ａの出力は、その２入力の上側が常時Ｌｏｗ入力となるために、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｄにて遅延時間Ｘだけ遅らせた信号が現れる。従って、ＮＡＮＤ回路１１９ｃの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｄにて遅延時間Ｘだけ遅らせた信号の反転信号が現れる。そして、ＮＡＮＤ回路１１９ｃの出力を遅延回路１１９ｆで遅延時間Ｚだけ更に遅らせた信号がセンスアンプ活性化信号ＮＳＥＮ信号となるのである。
【００２１】
ここで、遅延回路１１９ｄの遅延時間Ｘは、遅延回路１１９ｅの遅延時間よりも長く設定されている。その理由は、複数ワード線立上げ時（試験モード時）には、同時に立上げるワード線本数が多くて、これらワード線の立上げに時間を要するので、その分、センスアンプ活性化信号ＮＳＥＮを通常動作モード時よりも遅らせて、多数のワード線が完全に立上って、メモリセル１０１からビット線対ＢＬ、/ＢＬへのデータの読み出し電荷が十分となった後に、センスアンプ活性化信号ＮＳＥＮによりセンスアンプ回路を活性化して、読み出しデータを正しく増幅するためである。
【００２２】
一方、図９のセンスアンプ駆動信号発生回路１１９において、ＮＡＮＤ回路１１９ｃの出力信号ＰＮＳＥＮは、前記リセット付ラッチ回路１１５のリセット端子Ｒに入力されて、ロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号となる。即ち、ＮＡＮＤ回路１１９ｃの出力信号ＰＮＳＥＮがＨｉｇｈになると、ロウプリデコードイネーブル信号ＸＰＤＥＮはリセットされてＬｏｗになる。これにより、前記３つの信号発生回路１１２〜１１４のワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、及びブロック選択信号ＸＢＫ０〜ＸＢＫ３は全てＨｉｇｈからＬｏｗに変化して、活性化されていたワード線ＷＬは非活性化される。
【００２３】
このように、ロウプリデコーダ１０８で生成された信号のうち、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５及びブロック選択信号ＸＢＫ０〜ＸＢＫ３は、ロウデコーダ部９に入力され、ロウデコーダ部９がロウデコード信号ＲＤ０〜ＲＤ１５を生成する。このロウデコーダ部９は、図２に示したように、複数ワード線立上げ信号ＡＷＬ信号がＨｉｇｈの試験モード時には、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５の全てがＨｉｇｈであり、且つブロック選択信号ＸＢＫ０〜ＸＢＫ３も全てＨｉｇｈであるので、これら入力信号が共にＨｉｇｈである期間において、ロウデコード信号ＲＤ０〜ＲＤ１５は全てＨｉｇｈになって、通常動作モード時よりも数多く出力される構成である。一方、通常動作モード時では、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５はそのうち１本のみがＨｉｇｈとなるため、ロウデコード信号ＲＤ０〜ＲＤ１５もその何れか１本のみがＨｉｇｈとなる。この生成されたロウデコード信号ＲＤ０〜ＲＤ１５とワード線デコード信号ＷＤ０〜ＷＤ３がワードドライバ部１０に入力されて、対応するワード線ＷＬが活性化される。
【００２４】
ここで、ワードドライバ部１０について図３を用いて説明する。同図のワードドライバ部１０は、図１左端に位置するワードドライバ部１０を示し、合計６４本のワード線ＷＬ０〜ＷＬ６３が接続され、ロウデコード信号ＲＤ０〜ＲＤ１５の各々が４本のワード線ＷＬを制御する。即ち、１本のロウデコード信号ＲＤ当り４本のワード線ＷＬを１組として、計１６組のワード線ＷＬ０〜ＷＬ６３が接続される。同図では、例えば、ロウデコード信号ＲＤ０が選択されてＨｉｇｈとなり且つワード線デコード信号ＷＤ０が選択されてＨｉｇｈとなった場合には、ワード線ＷＬ０が活性化される。図３から判るように、ワード線ＷＬは、ワード線デコード信号ＷＤとロウデコード信号ＲＤとの論理積になっているので、この両信号が共にＨｉｇｈとなっている期間のみ活性化される。また、複数ワード線立上げ時（試験モード時）には、前述のように、ロウデコード信号ＲＤ０〜ＲＤ１５は全てＨｉｇｈになっているので、ワード線デコード信号ＷＤ０〜ＷＤ３のうち何れか１本の信号（例えばＷＤ０）がＨｉｇｈになると、それに対応した各組のワード線ＷＬ０、ＷＬ４〜ＷＬ６０の合計１６本が活性化される。
【００２５】
図１０のタイミングチャートに示したように、ストレス試験時には、全２５６本のワード線ＷＬ０〜ＷＬ２５５のうち４本毎に１本の計６４本のワード線を同時に活性化する。このように、ストレス試験時には、一度に多数のワード線ＷＬを活性化することにより、同時にアクセスするメモリセル１０１の数を増やして、短期間でメモリセルの全領域にストレスを与えて、試験時間の短縮を図るようにしている。
【００２６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置では、同時に複数本のワード線が活性化されるため、ワード線の活性化時及びワード線の非活性化時に大きなピーク電流が発生する。従って、測定系の負荷が増大すると共に、ノイズの発生により誤動作を引き起こす場合がある。
【００２７】
また、製造ばらつきにより、同時に選択される複数のワード線の活性化のタイミング及び非活性化のタイミングに、ばらつきが生じる。活性化が特に遅いワード線は、センスアンプ回路の起動までに十分に活性化されない場合があり、そのため、メモリセルから電荷が十分に読み出せず、誤動作する場合がある。また、非活性化が特に遅いワード線は、センスアンプ回路の動作が終了してビット線のプリチャージ動作が開始されているにも拘わらず、ワード線が活性化状態にあるため、メモリセルへ期待するデータが書き込まれない現象が生じる場合がある。
【００２８】
本発明は、前記従来の問題に鑑み、その目的は、試験モード時（複数ワード線立上げ時）のピーク電流を減少させて、測定系の負荷を軽減し、同時にノイズを低減することにより、安定した動作を実現すると共に、誤動作を防止することにある。
【００２９】
【課題を解決するための手段】
前記の目的を達成するために、本発明では、ストレス試験時において、選択する複数のワード線の活性化タイミングをずらし、これにより、ワード線の起動時の消費電流を分散させてピーク電流を抑えることとする。更に、この複数のワード線の活性化タイミングをずらすために、ロウデコーダから出力されるロウデコード信号を遅延回路を用いて順番に遅延させることとする。
【００３０】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記ワード線駆動タイミング制御信号発生回路は、前記バーンイン試験又はストレス試験時に、前記行選択回路からの多数の行デコード信号を順番に遅延して、前記多数のワード線駆動タイミング制御信号を１つの動作サイクル内で順番に発生させ、前記ワード線駆動回路は、前記順番に発生した多数のワード線駆動タイミング制御信号を受けて、対応する多数のワード線を順番に駆動し、更に、前記ワード線駆動タイミング制御信号発生回路は、前記行選択回路からの多数の行デコード信号を順番に遅延させて多数のワード線駆動タイミング制御信号を出力する多数段の遅延ユニットを有し、前記各遅延ユニットは、前段の遅延ユニットから出力されるワード線駆動タイミング制御信号を所定時間遅延する遅延回路と、前記遅延回路により遅延されたワード線駆動タイミング制御信号と前記試験モード信号とを入力とするＯＲ回路と、前記ＯＲ回路の出力信号と、前記行選択回路からの対応する行デコード信号とを入力として、ワード線駆動タイミング制御信号を出力するＡＮＤ回路とを備えたことを特徴とする。
【００３１】
請求項２記載の発明は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記行選択回路は、前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、このセンスアンプ駆動信号発生回路は、前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち最後に発生した信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させることを特徴とする。
【００３２】
請求項３記載の発明は、前記請求項２記載の半導体装置において、前記センスアンプ駆動信号発生回路は、前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を活性化することを特徴とする。
【００３３】
請求項４記載の発明は、前記請求項２記載の半導体装置において、前記センスアンプ駆動信号発生回路は、前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を非活性化することを特徴とする。
【００３４】
請求項５記載の発明は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記行選択回路は、前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、このセンスアンプ駆動信号発生回路は、前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち何れか１つの信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させるものであって、且つ、前記ワード線駆動タイミング制御信号発生回路から受けたワード線駆動タイミング制御信号を所定時間遅延させる第１の遅延回路と、前記第１の遅延回路の出力と前記試験モード信号の反転信号とを入力とする第１のＯＲ回路と、前記内部行アドレスストローブ信号を所定時間遅延させる第２の遅延回路と、前記第２の遅延回路の出力と前記試験モード信号とを入力とする第２のＯＲ回路と、前記第１及び第２のＯＲ回路の出力を受けるＮＡＮＤ回路と、前記ＮＡＮＤ回路の出力を所定時間遅延させる第３の遅延回路とを備え、前記第３の遅延回路の出力が前記センスアンプ駆動信号となることを特徴とする。
【００３５】
以上により、請求項１〜５記載の発明では、バーンイン試験又はストレス試験時である試験モード時では、通常動作モード時に比べて、行選択回路からは多数の行デコード信号が１つの動作サイクル内で多く出力され、これに応じてワード線駆動タイミング制御信号発生回路からは多数のワード線駆動タイミング制御信号が発生して、ワード線駆動回路が１つの動作サイクル内で多数のワード線を駆動するが、この際、多数のワード線駆動タイミング制御信号は異なるタイミングで発生するので、多数のワード線は同時ではなく、順番にタイミングをずらして駆動される。従って、この試験モード時にも多数のワード線の駆動時での消費電流が時間的に分散されて、ピーク電流が有効に低く抑えられることになる。
【００３６】
特に、請求項２〜５記載の発明では、順番に発生したワード線駆動タイミング制御信号のうち最後に発生した信号が行選択回路のセンスアンプ駆動信号発生回路にフィードバックされて、その最後のワード線駆動タイミング制御信号に基づいてセンスアンプ駆動信号が出力されるので、選択された全てのワード線が完全に活性化されて初めてセンスアンプ回路が駆動されたり、選択された全てのワード線が完全に非活性化されて初めてセンスアンプ回路の動作が停止されるので、ビット線対のデータが確定したり、メモリセルにデータが確実に書き込まれた後に、初めてそのデータの増幅動作の開始や停止が行われて、データの読み出しや書き込みの誤動作が有効に防止されることになる。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。
【００３８】
図１は本発明の実施の形態である半導体記憶装置の全体構成を示す。同図において、１はメモリセル、２はメモリセルアレイ、３は多数のセンスアンプ回路（図示せず）を有するセンスアンプ列部、４はカラムデコーダ及びセレクタ、５はリード/ライトアンプ、６はカラムアドレスバッファ及びカラムプリデコーダ、７はロウアドレスバッファ、１６はロウプリデコーダ、９はロウデコーダ部、１０はワードドライバ部、１１はタイミング発生回路、１７は本発明に特徴的なワード線駆動タイミング制御信号発生回路である。
【００３９】
図１に示した半導体記憶装置において、図８に示した半導体記憶装置と相違する点は、ロウプリデコーダ１６の構成、及び前記ワードドライバ部１０とロウデコーダ部９との間に、ワード線駆動タイミング制御信号発生回路１７を設けている点である。それ以外の構成は図８と同一であるので、同一部分については説明を省略する。尚、ロウデコーダ部９の構成及びワードドライバ部１０の構成は図１の従来例と同一であって図２及び図３に示される構成を有するが、従来例では、ワードドライバ部１０はロウデコーダ部９からロウデコード信号（行デコード信号）ＲＤ０〜ＲＤ１５を受けるが、本実施の形態では、ワード線駆動タイミング制御信号発生回路１７からロウポストデコード信号（後述）ＲＰＤ０〜ＲＰＤ１５を受ける点が形式的に相違する。
【００４０】
先ず、前記ワード線駆動タイミング制御信号発生回路１７を図４に基づいて説明する。同図において、１７ａはインバータ回路、１７ｂはＯＲ回路、１７ｃはＡＮＤ回路、１８は多数段の遅延ユニットである。各遅延ユニット１８は相互に同一構成であって、内部には遅延回路１８ａと、ＯＲ回路１８ｂと、ＡＮＤ回路１８ｃとを有する。前記遅延回路１８ａは信号を所定の遅延時間Δｔだけ遅延する。
【００４１】
図４のワード線駆動タイミング制御信号発生回路１７は、ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５と、複数ワード線立上げ信号（試験モード信号）ＡＷＬと、内部ロウアドレスストローブ信号ＩＲＡＳとを入力信号とし、ロウポストデコード信号（ワード線駆動タイミング制御信号）ＲＰＤ０〜ＲＰＤ１５を出力する。
【００４２】
通常動作モードでは、図６に示すように、複数ワード線立上げ信号ＡＷＬはＬｏｗに固定設定される。この信号ＡＷＬはインバータ１７ａで反転されてＨｉｇｈになるため、ＯＲ回路１７ｂ及び各遅延ユニット１８のＯＲ回路１８ａを通じてＡＮＤ回路１７ｃ及び各遅延ユニット１８のＡＮＤ回路１８ｃの上側の入力には常時Ｈｉｇｈが入力される。従って、ロウデコーダ部９からの１つのロウデコード信号（例えばＲＤ０）がＨｉｇｈとなると、この信号ＲＤ０を受けたＡＮＤ回路１７ｃからロウポストデコード信号ＲＰＤ０がＨｉｇｈとなり、他のロウポストデコード信号ＲＰＤ１〜ＲＰＤ１５はＬｏｗのままである。
【００４３】
これに対し、バーンイン試験時又はストレス試験時である試験モード時には、図７に示すように、複数ワード線立上げ信号ＡＷＬはＨｉｇｈ電圧活性にされる。これにより、この信号ＡＷＬがインバータ１７ａにより反転されてＬｏｗとなり、ＯＲ回路１７ｂ及び各遅延ユニット１８のＯＲ回路１８ｂに入力される。このような状況において、内部ロウアドレスストローブ信号ＩＲＡＳがＨｉｇｈとなると、ＯＲ回路１７ｂを介してＡＮＤ回路１７ｃの上側の入力がＨｉｇｈとなる。ここで、この試験モード時には、既述の通り、ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５が全てＨｉｇｈになるので、先ず、ＡＮＤ回路１７ｃの出力がＨｉｇｈとなり、ロウポストデコード信号ＲＰＤ０が最初にＨｉｇｈに活性化される。この時点では、各遅延ユニット１８のＡＮＤ回路１８ｃの下側の入力にはＨｉｇｈのロウデコード信号ＲＤ１〜ＲＤ１５が入力されているものの、それらＡＮＤ回路１８ｃの上側の入力がＬｏｗであるので、他のロウポストデコード信号ＲＰＤ１〜ＲＰＤ１５はＬｏｗに固定されたままである。
【００４４】
その後、前記ロウポストデコード信号ＲＰＤ０のＨｉｇｈ活性化に伴い、この信号ＲＰＤ０が第１段目の遅延ユニット１８の遅延回路１８ａで所定時間Δｔだけ遅延された後、ＯＲ回路１８ｂを介してＡＮＤ回路１８ｃに入力されると、このＡＮＤ回路１８ｃの出力がＨｉｇｈとなって、ロウポストデコード信号ＲＰＤ１が続いてＨｉｇｈに活性化される。以後、同様にして、ロウポストデコード信号ＲＰＤ１のＨｉｇｈ活性化から第２段目の遅延ユニット１８の遅延回路１８ａの遅延時間Δｔの経過後にロウポストデコード信号ＲＰＤ２がＨｉｇｈに活性化される。以後のロウポストデコード信号ＲＰＤ３〜ＲＰＤ１５のＨｉｇｈ活性化も同様である。このような様子を整理すると、次の（１）式が導かれる。
【００４５】
ＲＰＤｎ＝ＲＰＤ０ + ｎ * Δt …（１）
（ｎ=１〜１５）
前記（１）式によれば、最後に活性化されるロウポストデコード信号ＲＰＤ１５は、最初に活性化されるロウポストデコード信号ＲＰＤ０よりも遅延回路１８ａを１５個分（１５ * Δｔ）だけ介して遅れた信号が現れることになる。
【００４６】
このように、第２番目以降のロウデコード信号ＲＤ１〜ＲＤ１５を遅延回路１８ａで順番に遅延して、ロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５の活性化のタイミングを順番に遅延させるので、ワードドライバ部１０は、この順番に発生するロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５に基づいて１つの動作サイクル内において多数のワード線ＷＬを異なる活性化タイミングで順番に駆動することができる。
【００４７】
その結果、複数ワード線立上げ時（試験モード時）に発生するピーク電流は分散されて、測定系の負荷が軽減され、安定した動作を実現することができる。
【００４８】
次に、ワード線の非活性化時の動作を図４に基づいて説明する。
【００４９】
内部ロウアドレスストローブ信号ＩＲＡＳがＬｏｗに立下ると、ＯＲ回路１７ｂの出力がＬｏｗとなり、ＡＮＤ回路１７ｃ出力信号であるロウポストデコード信号ＲＰＤ０がＬｏｗになる。これにより、ワード線活性化時と同様に、第１段目の遅延ユニット１８の遅延回路１８ａにより遅延時間Δｔだけ遅延してロウポストデコード信号ＲＰＤ１がＬｏｗになる。同様に、信号が伝達して、ロウポストデコード信号ＲＰＤ１５はロウポストデコード信号ＲＰＤ１４よりも第１５段目の遅延ユニット１８の遅延回路１８ａにより遅延時間Δｔだけ遅延してＬｏｗになる。これらの順番にＬｏｗになるロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５がワードドライバ部１０に入力されると、このワードドライバ部１０により、対応するワード線ＷＬが順番に非活性化することになる。
【００５０】
このように、ロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５を順番に非活性化して、これら信号に対応するワード線ＷＬを異なるタイミングで順番に非活性化することができるので、同時に非活性化する場合に比べてピーク電流を分散させることができ、測定系の負荷が軽減され、安定した動作を実現することができる。
【００５１】
次に、本実施の形態に特徴的なロウプリデコーダ１６の内部構成を図５に基づいて説明する。
【００５２】
図５のロウデコーダ１６において、１２はワード線デコード信号発生回路、１３はロウアドレスプリデコード信号発生回路、１４はブロック選択信号発生回路、１５はリセット付ラッチ回路、１９はセンスアンプ駆動信号発生回路である。前記センスアンプ駆動信号発生回路１９において、１９ａは第１のＯＲ回路、１９ｂは第２のＯＲ回路、１９ｃはＮＡＮＤ回路、１９ｄは遅延時間Ａの第１の遅延回路、１９ｅは遅延時間Ｂの第２の遅延回路、１９ｆは遅延時間Ｃの第３の遅延回路、１９ｇはＡＮＤ回路、１９ｈはインバータである。
【００５３】
前記センスアンプ駆動信号発生回路１９が図９に示した従来の回路１１９と構成上相違する点は、ワード線駆動タイミング制御信号発生回路１７により発生されるロウポストデコード信号ＲＰＤがフィードバックされ、このロウポストデコード信号ＲＰＤをセンスアンプ活性化信号ＮＳＥＮ及びロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号の生成に用いている点である。
【００５４】
具体的に、図５では、４つのブロック毎のワード線駆動タイミング制御信号発生回路１７から発生する１つのロウポストデコード信号（同図では最後に発生するロウポストデコード信号ＲＰＤ１５）をフィードバックしており、その４つのロウポストデコード信号ＲＰＤ１５をＡＮＤ回路１９ｇで論理積をとってロウポストデコード信号ＲＰＤ１５Ａとしている。この構成は、各ブロック間での信号の遅延差を考慮したものであり、全ブロックの中で最も遅いロウポストデコード信号ＲＰＤ１５が活性化した後、即ち、選択された全てのワード線が完全に活性化された後に、センスアンプ回路の起動を開始するためである。従って、メモリセル１から電荷がビット線対ＢＬ、/ＢＬに完全に読み出されて初めてセンスアンプ回路の増幅動作が開始されるので、データの確実な読み出し動作を行うことができる。
【００５５】
次に、センスアンプ駆動信号発生回路１９によるセンスアンプ活性化信号ＮＳＥＮの生成、及びロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号ＰＮＳＥＮの生成を説明する。
【００５６】
通常動作モード時では、複数ワード線立上げ信号ＡＷＬはＬｏｗであり、ＯＲ回路１９ａの下側の入力がＨｉｇｈとなるので、ＯＲ回路１９ａの上側の入力、即ち、ロウポストデコード信号ＲＰＤ１５Ａの伝播経路は無視されて、ＯＲ回路１９ａの出力はＨｉｇｈに固定され、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ｂの出力を有効とする。ここで、ＯＲ回路１９ｂの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを第２の遅延回路１９ｅにて所定時間Ｂだけ遅らせた信号が現われ、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ｂの出力を反転させた信号が現われ、この信号がリセット付きラッチ回路１５でのロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号になる。また、ＮＡＮＤ回路１９ｃの出力信号ＰＮＳＥＮを遅延回路１９ｆで更に所定時間Ｃだけ遅らせた信号がセンスアンプ活性化信号ＮＳＥＮとなる。センスアンプ列部３のセンスアンプ回路は、このセンスアンプ活性化信号ＮＳＥＮがＬｏｗの時に活性される。
【００５７】
一方、複数ワード線立上げ信号ＡＷＬがＨｉｇｈである試験モード時、即ち、多数のワード線ＷＬの活性化タイミングをずらした動作を行う時には、今度はＯＲ回路１９ｂの出力がＨｉｇｈに固定されて、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ａの出力を有効とする。ここで、ＯＲ回路１９ａの出力には、ロウポストデコード信号ＲＰＤ１５Ａを遅延回路１９ｄにて所定時間Ａだけ更に遅らせた信号が現われ、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ａの出力を反転させた信号が現れ、これがリセット付きラッチ回路１５から発生するロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号になる。また、ＮＡＮＤ回路１９ｃの出力信号ＰＮＳＥＮを遅延回路１９ｆで更に所定時間Ｃだけ遅らせた信号がセンスアンプ活性化信号ＮＳＥＮとなる。
【００５８】
このように、各ブロックで最後に発生したロウポストデコード信号ＲＰＤ１５の全てがＨｉｇｈとなって、全てのワード線ＷＬが活性化した後に、センスアンプ活性化信号ＮＳＥＮを活性化（Ｌｏｗ電圧と）して、センスアンプ回路の動作を開始させ、一方、逆に、各ブロックで最後に発生したロウポストデコード信号ＲＰＤ１５の全てがＬｏｗとなって、全てのワード線ＷＬが非活性となった後に、初めてセンスアンプ活性化信号ＮＳＥＮを非活性化（Ｈｉｇｈ電圧と）して、センスアンプ回路を停止させる構成となっているので、メモリセルには期待するデータが確実に書き込まれて、誤動作を防止することができる。
【００５９】
【発明の効果】
以上説明したように、請求項１〜５記載の発明の半導体記憶装置によれば、バーンイン試験又はストレス試験時である試験モード時では、多数のワード線駆動タイミング制御信号を異なるタイミングで発生させて、多数のワード線を順番にタイミングをずらして駆動したので、多数のワード線の立上げ時及び立下げ時に発生するピーク電流を分散させることができて、測定系の負荷を軽減できると共に、ノイズも有効に抑制でき、安定した動作を実現することができる。
【００６０】
特に、請求項２〜５記載の発明の半導体記憶装置によれば、順番に発生したワード線駆動タイミング制御信号のうち最後に発生した信号に基づいてセンスアンプ駆動信号を出力させたので、全てのワード線が完全に活性化してビット線対にデータが十分に読み出された後にセンスアンプ回路の駆動を開始したり、全てのワード線が完全に非活性してメモリセルにデータが確実に書き込まれた後にセンスアンプ回路の動作を停止できて、データの読み出しや書き込みの誤動作を防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】 同半導体記憶装置に備えるロウデコーダ部の内部構成を示す回路図である。
【図３】 同半導体記憶装置に備えるワードドライバ部の内部構成を示す回路図である。
【図４】 同半導体記憶装置に備えるワード線駆動タイミング制御信号発生回路の内部構成を示す回路図である。
【図５】 同半導体記憶装置に備えるロウプリデコーダの内部構成を示す回路図である。
【図６】 同半導体記憶装置の通常動作時を示すタイミングチャート図である。
【図７】 同半導体記憶装置のストレス試験時を示すタイミングチャート図である。
【図８】 従来の半導体記憶装置の全体構成を示すブロック図である。
【図９】 同従来の半導体記憶装置に備えるロウプリデコーダの内部構成を示す回路図である。
【図１０】 同従来の半導体記憶装置のストレス試験時を示すタイミングチャート図である。
【符号の説明】
１ メモリセル
２ メモリセルアレイ
３ センスアンプ列部
４ カラムデコーダ及びセレクタ
５ リード/ライトアンプ
６ カラムアドレスバッファ及びカラムプリデコーダ
７ ロウアドレスバッファ
９ ロウデコーダ部
１０ ワードドライバ部（ワード線駆動回路）
１１ タイミング発生回路
１２ ワード線デコード信号発生回路
１３ ロウアドレスプリデコード信号発生回路
１４ ブロック選択信号発生回路
１５ リセット付ラッチ回路
１６ ロウプリデコーダ
１７ ワード線駆動タイミング制御信号発生回路
１８ 遅延ユニット
１９ センスアンプ駆動信号発生回路
１９ａ 第１のＯＲ回路
１９ｂ 第２のＯＲ回路
１９ｃ ＮＡＮＤ回路
１９ｄ 第１の遅延回路
１９ｅ 第２の遅延回路
１９ｆ 第３の遅延回路
ＷＬ ワード線
ＢＬ、/ＢＬ ビット線対
ＤＬ、/ＤＬ データ線対
ＡＷＬ 複数ワード線立上げ信号（試験モード信号）
/ＲＡＳ ロウアドレスストローブ信号
/ＣＡＳ カラムアドレスストローブ信号
ＩＲＡＳ 内部ロウアドレスストローブ信号
Ａ０〜Ａ７ ロウアドレス信号
ＡＸ０〜ＡＸ７ 内部ロウアドレス信号
ＡＹ０〜ＡＹ７ 内部カラムアドレス信号
ＷＤ０〜ＷＤ３ ワード線デコード信号
ＸＰＡ０〜ＸＰＡ１５ ロウアドレスプリデコード信号
ＸＢＫ０〜ＸＢＫ３ ブロック選択信号
ＲＤ０〜ＲＤ１５ ロウデコード信号（行デコード信号）
ＮＳＥＮ センスアンプ活性化信号
ＲＰＤ０〜ＲＰＤ１５ ロウポストデコード信号
（ワード線駆動タイミング制御信号）
【発明の属する技術分野】
本発明は、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）のストレス試験などの試験モード時において、ピーク電流を低減するものに関する。
【０００２】
【従来の技術】
半導体メモリにおいて、ストレス試験とは、通常動作モード時よりも高い電源電圧を半導体メモリに印加して、内部に有する多数のメモリセルトランジスタの初期不良をスクリーニングするために実施される試験である。また、このストレス試験は、一般的に、十分なスクリーニング効果を得るために、通常動作よりも遅い速度でＤＲＡＭを動作させている。従って、通常動作を用いた試験方式では、膨大な時間を要し、検査コストの増大に繋がることになる。そこで、従来のストレス試験では、試験時間の短縮のために、複数本のワード線を同時に活性化し、通常動作モード時よりも多い個数のメモリセルを同時にアクセスすることによって、短時間にストレス試験を行うことができるようにしている。
【０００３】
以下、従来の半導体記憶装置について説明する。図８は従来の半導体記憶装置のブロック図を示す。同図において、ＢＬ０、/ＢＬ０〜ＢＬ２５５、/ＢＬ２５５はビット線対、ＷＬ０〜ＷＬ２５５はワード線、ＤＬ、/ＤＬはデータ線対、１０１はメモリセル、１０２はメモリセルアレイ、１０３はセンスアンプ列部、１０４はカラムデコーダ及びセレクタ、１０５はリード/ライトアンプ、１０６はカラムアドレスバッファ及びカラムプリデコーダ、１０７はロウアドレスバッファ、１０８はロウプリデコーダ、９はロウデコーダ部、１０はワードドライバ部、１１１はタイミング発生回路である。
【０００４】
前記ロウプリデコーダ１０８の内部構成を図９に示す。同図において、１１２はワード線デコード信号発生回路、１１３はロウアドレスプリデコード信号発生回路、１１４はブロック選択信号発生回路、１１５はリセット付ラッチ回路、１１９はセンスアンプ駆動信号発生回路である。前記センスアンプ駆動信号発生回路１１９において、１１９ａ、１１９ｂはＯＲ回路、１１９ｃはＮＡＮＤ回路、１１９ｄは遅延時間Ｘを持つ遅延回路、１１９ｅは遅延時間Ｙを持つ遅延回路、１１９ｆは遅延時間Ｚを持つ遅延回路、１１９ｇはインバータである。
【０００５】
前記ロウデコーダ部９の内部構成を図２に示す。同図のロウデコーダ部９は１６個のＡＮＤ回路９ａを有し、各ＡＮＤ回路９ａの入力の上側にはブロック選択信号ＸＢＫが共通に入力され、下側の入力には１６個のロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５が各々入力されており、これらＡＮＤ回路９ａの出力信号がロウデコード信号（行デコード信号）ＲＤ０〜ＲＤ１５となる。図３は前記図８の左端に位置するワードドライバ部１０の内部構成を示す。同図のワードドライバ部１０は、前記ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５を入力とし、各ロウデコード信号ＲＤ０〜ＲＤ１５毎に４つの２入力ＡＮＤ回路１０ａが設けられ、その４つのＡＮＤ回路１０ａの他方の入力には、４本のワード線デコード信号ＷＤ０〜ＷＤ３が各々接続されており、その各ＡＮＤ回路１０ａの出力信号がワード線ＷＬ０〜ＷＬ６３の活性化信号となる。６４本のワード線ＷＬ０〜ＷＬ６３は、４本のワード線を１組として合計計１６組存在する。
【０００６】
図８に示した従来の半導体記憶装置では、各メモリセル１０１は微小な電荷を蓄え、その蓄えられた電荷の有無に応じて論理‘１’データ又は論理‘０’データを記憶する。メモリセルアレイ１０２は、前記メモリセル１０１が格子状に多数個配置されて構成される。センスアンプ列部１０３は、ワード線ＷＬの活性化により前記メモリセル１０１からビット線対ＢＬ、/ＢＬに読み出された微小な電圧を増幅するセンスアンプ回路（図示せず）と、ビット線対ＢＬ、/ＢＬとデータ線対ＤＬ、/ＤＬとを電気的に接続するカラムスイッチ回路（図示せず）と、ビット線対ＢＬ、/ＢＬをプリチャージ電位（通常は電源電圧の１/２の電圧）にプリチャージするプリチャージ回路（図示せず）とを有する。カラムデコーダ及びセレクタ１０４は、任意のデータ線対ＤＬ、/ＤＬを選択する。リード/ライトアンプ１０５は、前記選択されたデータ線ＤＬ、/ＤＬのデータを増幅したり、外部からの入力データを増幅する。カラムアドレスバッファ及びカラムプリデコーダ１０６は、外部から入力されるカラムアドレスＡ０〜Ａ７を入力して内部カラムアドレスＡＹ０〜ＡＹ７に変換する。
【０００７】
更に、図８において、ロウアドレスバッファ１０７は、外部から入力されるロウアドレスＡ０〜Ａ７をバッファリングして内部ロウアドレスＡＸ０〜ＡＸ７を生成する。ロウプリデコーダ１０８では、ワード線デコード信号発生回路１１２は、前記ロウアドレスバッファ１０７で生成された内部ロウアドレスＡＸ０〜ＡＸ７からワード線デコード信号ＷＤ０〜ＷＤ３を生成し、ロウアドレスプリデコード信号発生回路１１３は、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５を生成し、ブロック選択信号発生回路１１４は、ブロック選択信号ＸＢＫ０〜ＸＢＫ３を生成する。図８左端に位置するロウデコーダ部９は、前記ロウプリデコーダ１０８により生成されたブロック選択信号ＸＢＫ０及びロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５を受けて、ロウデコード信号ＲＤ０〜ＲＤ１５を生成する。図８左端に位置するワードドライバ部１０は、前記ロウプリデコーダ１０８からのワード線デコード信号ＷＤ０〜ＷＤ３及び前記ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５を受けて、ワード線ＷＬ０〜ＷＬ６３を選択し、活性化する。タイミング発生回路１１１は、外部から入力される制御信号/ＲＡＳ、/ＣＡＳ、ＯＥ、ＷＥを受けて、半導体記憶装置内部の回路を制御する内部制御信号ＩＲＡＳを生成する。
【０００８】
前記１つのメモリセルアレイ１０２と１つのセンスアンプ列部１０３とを１組とし、この１組をブロックと呼ぶ。図８に示した半導体記憶装置では４ブロック設けている。図８では、１つのブロックには６４本のワード線ＷＬが存在する。そして、６４本×４ブロックで合計２５６本のワード線ＷＬを有する。また各ブロック毎に１つのワードドライバ部１０及び１つのロウデコーダ部９が備えられる。
【０００９】
以上のように構成された半導体記憶装置について、以下、その動作を説明する。
【００１０】
先ず、読み出し動作時について説明する。入力されたロウアドレスＡ０〜Ａ７により選択された任意のワード線ＷＬに接続される全てのメモリセル１のデータが対応するビット線対ＢＬ、/ＢＬに読み出され、センスアンプ回路により増幅される。そして、そのうちの１対のビット線対ＢＬ、/ＢＬを、カラムアドレスＡ０〜Ａ７により選択された任意のデータ線対ＤＬ、/ＤＬに接続して、データをデータ線対ＤＬ、/ＤＬに乗せた後、セレクタ１０４を介してリードアンプ１０５で更に増幅して、外部にデータを読み出す。一方、センスアンプ回路で増幅されたがデータ線対ＤＬ、/ＤＬには接続されなかった他のビット線対ＢＬ、/ＢＬのデータは、再びメモリセル１に書き込まれる。
【００１１】
次に、書き込み動作時について説明する。外部から入力されるデータをライトアンプ１０５で増幅した後、セレクタ１０４を介して、カラムアドレスＡ０〜Ａ７により選択された１対のデータ線対ＤＬ、/ＤＬに乗せ、センスアンプ列部１０３を介して対応するビット線対ＢＬ、/ＢＬに乗せ、その後、ロウアドレスＡ０〜Ａ７により選択された任意のワード線ＷＬに接続されるメモリセル１０１にそのデータが書き込まれる。ここで、外部から入力されるカラムアドレスＡ０〜Ａ７は、カラムアドレスバッファ及びカラムプリデコーダ１０６によりカラムプリデコード信号ＡＹ０〜ＡＹ７に変換され、そのカラムプリデコード信号ＡＹ０〜ＡＹ７がカラムデコーダ１０４に入力されて、任意の１対のデータ線対ＤＬ、/ＤＬを選択する構成である。
【００１２】
次に、ワード線ＷＬの選択について説明する。外部から入力されたロウアドレスＡ０〜Ａ７はロウアドレスバッファ１０７に取り込まれて、内部ロウアドレス信号ＡＸ０〜ＡＸ７となり、ロウプリデコーダ１０８に入力される。図９から判るように、内部ロウアドレス信号ＡＸ０〜ＡＸ７のうち下位２ビットの信号ＡＸＯ〜ＡＸ１は、ワード線デコード信号発生回路１１２に入力されてワード線デコード信号ＷＤ０〜ＷＤ３のうち１つの信号が生成される。また、下位から３〜６ビットの信号ＡＸ２〜ＡＸ５はロウアドレスプリデコード信号発生回路１１３に入力されて、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５のうち１つの信号が生成され、上位２ビットの信号ＡＸ６〜ＡＸ７はブロック選択信号発生回路１１４に入力されて、ブロック選択信号ＸＢＫ０〜ＸＢＫ３のうち１つの信号が生成される。そして、前記生成されたロウアドレスプリデコード信号（例えばＸＰＡ０）及びブロック選択信号（例えばＸＢＫ０）は、図２に示したロウデコーダ部９に入力されて、ロウデコード信号ＲＤ０〜ＲＤ１５のうち１つの信号が選択、活性化される。このロウデコード信号（例えばＲＤ０）と、前記ワード線デコード信号発生回路１１２により生成されたワード線デコード信号（例えばＷＤ０）とは、図３に示したワードドライバ部１０に入力されて、６４本のワード線ＷＬ０〜ＷＬ６３のうち所定の１本のワード線（例えばＷＬ０）が選択、活性化されることになる。
【００１３】
以上のように、外部からロウアドレス及びカラムアドレス（Ａ０〜Ａ７）を入力することにより、任意のメモリセル１０１にアクセスして、データの読み/書きすることができる構成である。
【００１４】
次に、図８に示した半導体記憶装置でのストレス試験時における動作を説明する。
【００１５】
前記通常の読み/書き動作モードでは、４つのブロック全体において１本のワード線ＷＬのみが活性化されるのに対し、ストレス試験では、複数ワード線立上げ信号ＡＷＬを活性化する。この信号ＡＷＬは、図９に示したように、ロウプリデコーダ１０８のロウアドレスプリデコード信号発生回路１１３及びブロック選択信号発生回路１１４に入力されて、ブロック選択信号ＸＢＫ０〜ＸＢＫ３の全て及びロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５の全てが活性化される。これにより、４つのブロックのロウデコーダ部９では、ロウデコード信号ＲＤ０〜ＲＤ１５の全てが活性化される。但し、前記複数ワード線立上げ信号ＡＷＬは図９のワード線デコード信号発生回路１１２には入力されず、従って、ワード線デコード信号ＷＤ０〜ＷＤ３は１つの信号（例えばＷＤ０）だけが活性化される。その結果、第１のブロックでは、６４本のワード線ＷＬ０〜ＷＬ６３のうち１６本のワード線（例えばＷＬ０、ＷＬ４〜ＷＬ６０）が活性化されて、４ブロック全体では合計６４本のワード線ＷＬが活性化される。
【００１６】
以上の様子を、図１０に示したストレス試験時（多数のワード線立上げ時）でのタイミングチャートを用いて説明する。
【００１７】
ストレス試験の実施に際して、複数ワード線立上げモード（試験モード）にするために、複数ワード線立上げ信号ＡＷＬを例えばＨｉｇｈ電圧活性にしてロウプリデコーダ１０８に入力する。また、外部からロウアドレスストローブ信号/ＲＡＳをタイミング発生回路１１１に入力して、内部ロウアドレスストローブ信号ＩＲＡＳを生成し、この信号ＩＲＡＳをロウプリデコーダ１０８に入力する。更に、外部から入力したロウアドレスＡ０〜Ａ７は、ロウアドレスバッファ１０７により内部ロウアドレス信号ＡＸ０〜ＡＸ７になり、ロウプリデコーダ１０８に入力される。ロウプリデコーダ１０８は、以上の入力信号に基づいて、ワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、ブロック選択信号ＸＢＫ０〜ＸＢＫ３、センスアンプ活性化信号ＮＳＥＮ、及びロウプリデコードイネーブル信号ＸＰＤＥＮを生成する。
【００１８】
ここで、ロウプリデコーダ１０８の内部構成を図９に基づいて詳細に説明する。同図のロウプリデコーダ１０８は、センスアンプ駆動信号発生回路１１９と、リセット付ラッチ回路１１５とを有する。前記リセット付ラッチ回路１１５は、前記内部ロウアドレスストローブ信号ＩＲＡＳをセット端子Ｓの入力とし、この信号ＩＲＡＳが一旦Ｈｉｇｈになると、リセット端子ＲにＨｉｇｈ電圧が入力されるまで、出力端子Ｑからのロウプリデコードイネーブル信号ＸＰＤＥＮをＨｉｇｈ電圧に保持する。
【００１９】
前記リセット付ラッチ回路１１５のロウプリデコードイネーブル信号ＸＰＤＥＮは、ワード線デコード信号発生回路１１２、ロウアドレスプリデコード信号発生回路１１３及びブロック選択信号発生回路１１４に入力されていて、ロウプリデコードイネーブル信号ＸＰＤＥＮがＨｉｇｈ電圧活性となっている期間において、ワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、及びブロック選択信号ＸＢＫ０〜ＸＢＫ３を活性化可能とする。これら信号発生回路１１２〜１１４が複数ワード線立上げ信号ＡＷＬのＬｏｗ又はＨｉｇｈ電圧の下で動作する様子は既述の通りである。
【００２０】
また、図９において、センスアンプ駆動信号発生回路１１９は、前記複数ワード線立上げ信号ＡＷＬと内部ロウアドレスストローブ信号ＩＲＡＳを入力とし、これら信号に基づいてセンスアンプ活性化信号ＮＳＥＮを生成する。具体的には、複数ワード線立上げ信号ＡＷＬがＬｏｗの時、即ち、通常動作モード時では、ＯＲ回路１１９ａの出力はその２入力のうち上側が常時Ｈｉｇｈ入力となるために常時Ｈｉｇｈであるのに対し、ＯＲ回路１１９ｂの出力は、その上側が常時Ｌｏｗ入力となるために、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｅで遅延時間Ｙだけ遅らせた信号が現れる。従って、ＮＡＮＤ回路１１９ｃの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｅにて遅延時間Ｙだけ遅らせた信号の反転信号が現れる。一方、複数ワード線立上げ信号ＡＷＬがＨｉｇｈの時、即ち、試験モード時では、ＯＲ回路１１９ｂの出力は、その２入力の上側が常時Ｈｉｇｈ入力となるために常時Ｈｉｇｈであるのに対し、ＯＲ回路１１９ａの出力は、その２入力の上側が常時Ｌｏｗ入力となるために、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｄにて遅延時間Ｘだけ遅らせた信号が現れる。従って、ＮＡＮＤ回路１１９ｃの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを遅延回路１１９ｄにて遅延時間Ｘだけ遅らせた信号の反転信号が現れる。そして、ＮＡＮＤ回路１１９ｃの出力を遅延回路１１９ｆで遅延時間Ｚだけ更に遅らせた信号がセンスアンプ活性化信号ＮＳＥＮ信号となるのである。
【００２１】
ここで、遅延回路１１９ｄの遅延時間Ｘは、遅延回路１１９ｅの遅延時間よりも長く設定されている。その理由は、複数ワード線立上げ時（試験モード時）には、同時に立上げるワード線本数が多くて、これらワード線の立上げに時間を要するので、その分、センスアンプ活性化信号ＮＳＥＮを通常動作モード時よりも遅らせて、多数のワード線が完全に立上って、メモリセル１０１からビット線対ＢＬ、/ＢＬへのデータの読み出し電荷が十分となった後に、センスアンプ活性化信号ＮＳＥＮによりセンスアンプ回路を活性化して、読み出しデータを正しく増幅するためである。
【００２２】
一方、図９のセンスアンプ駆動信号発生回路１１９において、ＮＡＮＤ回路１１９ｃの出力信号ＰＮＳＥＮは、前記リセット付ラッチ回路１１５のリセット端子Ｒに入力されて、ロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号となる。即ち、ＮＡＮＤ回路１１９ｃの出力信号ＰＮＳＥＮがＨｉｇｈになると、ロウプリデコードイネーブル信号ＸＰＤＥＮはリセットされてＬｏｗになる。これにより、前記３つの信号発生回路１１２〜１１４のワード線デコード信号ＷＤ０〜ＷＤ３、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５、及びブロック選択信号ＸＢＫ０〜ＸＢＫ３は全てＨｉｇｈからＬｏｗに変化して、活性化されていたワード線ＷＬは非活性化される。
【００２３】
このように、ロウプリデコーダ１０８で生成された信号のうち、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５及びブロック選択信号ＸＢＫ０〜ＸＢＫ３は、ロウデコーダ部９に入力され、ロウデコーダ部９がロウデコード信号ＲＤ０〜ＲＤ１５を生成する。このロウデコーダ部９は、図２に示したように、複数ワード線立上げ信号ＡＷＬ信号がＨｉｇｈの試験モード時には、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５の全てがＨｉｇｈであり、且つブロック選択信号ＸＢＫ０〜ＸＢＫ３も全てＨｉｇｈであるので、これら入力信号が共にＨｉｇｈである期間において、ロウデコード信号ＲＤ０〜ＲＤ１５は全てＨｉｇｈになって、通常動作モード時よりも数多く出力される構成である。一方、通常動作モード時では、ロウアドレスプリデコード信号ＸＰＡ０〜ＸＰＡ１５はそのうち１本のみがＨｉｇｈとなるため、ロウデコード信号ＲＤ０〜ＲＤ１５もその何れか１本のみがＨｉｇｈとなる。この生成されたロウデコード信号ＲＤ０〜ＲＤ１５とワード線デコード信号ＷＤ０〜ＷＤ３がワードドライバ部１０に入力されて、対応するワード線ＷＬが活性化される。
【００２４】
ここで、ワードドライバ部１０について図３を用いて説明する。同図のワードドライバ部１０は、図１左端に位置するワードドライバ部１０を示し、合計６４本のワード線ＷＬ０〜ＷＬ６３が接続され、ロウデコード信号ＲＤ０〜ＲＤ１５の各々が４本のワード線ＷＬを制御する。即ち、１本のロウデコード信号ＲＤ当り４本のワード線ＷＬを１組として、計１６組のワード線ＷＬ０〜ＷＬ６３が接続される。同図では、例えば、ロウデコード信号ＲＤ０が選択されてＨｉｇｈとなり且つワード線デコード信号ＷＤ０が選択されてＨｉｇｈとなった場合には、ワード線ＷＬ０が活性化される。図３から判るように、ワード線ＷＬは、ワード線デコード信号ＷＤとロウデコード信号ＲＤとの論理積になっているので、この両信号が共にＨｉｇｈとなっている期間のみ活性化される。また、複数ワード線立上げ時（試験モード時）には、前述のように、ロウデコード信号ＲＤ０〜ＲＤ１５は全てＨｉｇｈになっているので、ワード線デコード信号ＷＤ０〜ＷＤ３のうち何れか１本の信号（例えばＷＤ０）がＨｉｇｈになると、それに対応した各組のワード線ＷＬ０、ＷＬ４〜ＷＬ６０の合計１６本が活性化される。
【００２５】
図１０のタイミングチャートに示したように、ストレス試験時には、全２５６本のワード線ＷＬ０〜ＷＬ２５５のうち４本毎に１本の計６４本のワード線を同時に活性化する。このように、ストレス試験時には、一度に多数のワード線ＷＬを活性化することにより、同時にアクセスするメモリセル１０１の数を増やして、短期間でメモリセルの全領域にストレスを与えて、試験時間の短縮を図るようにしている。
【００２６】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置では、同時に複数本のワード線が活性化されるため、ワード線の活性化時及びワード線の非活性化時に大きなピーク電流が発生する。従って、測定系の負荷が増大すると共に、ノイズの発生により誤動作を引き起こす場合がある。
【００２７】
また、製造ばらつきにより、同時に選択される複数のワード線の活性化のタイミング及び非活性化のタイミングに、ばらつきが生じる。活性化が特に遅いワード線は、センスアンプ回路の起動までに十分に活性化されない場合があり、そのため、メモリセルから電荷が十分に読み出せず、誤動作する場合がある。また、非活性化が特に遅いワード線は、センスアンプ回路の動作が終了してビット線のプリチャージ動作が開始されているにも拘わらず、ワード線が活性化状態にあるため、メモリセルへ期待するデータが書き込まれない現象が生じる場合がある。
【００２８】
本発明は、前記従来の問題に鑑み、その目的は、試験モード時（複数ワード線立上げ時）のピーク電流を減少させて、測定系の負荷を軽減し、同時にノイズを低減することにより、安定した動作を実現すると共に、誤動作を防止することにある。
【００２９】
【課題を解決するための手段】
前記の目的を達成するために、本発明では、ストレス試験時において、選択する複数のワード線の活性化タイミングをずらし、これにより、ワード線の起動時の消費電流を分散させてピーク電流を抑えることとする。更に、この複数のワード線の活性化タイミングをずらすために、ロウデコーダから出力されるロウデコード信号を遅延回路を用いて順番に遅延させることとする。
【００３０】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記ワード線駆動タイミング制御信号発生回路は、前記バーンイン試験又はストレス試験時に、前記行選択回路からの多数の行デコード信号を順番に遅延して、前記多数のワード線駆動タイミング制御信号を１つの動作サイクル内で順番に発生させ、前記ワード線駆動回路は、前記順番に発生した多数のワード線駆動タイミング制御信号を受けて、対応する多数のワード線を順番に駆動し、更に、前記ワード線駆動タイミング制御信号発生回路は、前記行選択回路からの多数の行デコード信号を順番に遅延させて多数のワード線駆動タイミング制御信号を出力する多数段の遅延ユニットを有し、前記各遅延ユニットは、前段の遅延ユニットから出力されるワード線駆動タイミング制御信号を所定時間遅延する遅延回路と、前記遅延回路により遅延されたワード線駆動タイミング制御信号と前記試験モード信号とを入力とするＯＲ回路と、前記ＯＲ回路の出力信号と、前記行選択回路からの対応する行デコード信号とを入力として、ワード線駆動タイミング制御信号を出力するＡＮＤ回路とを備えたことを特徴とする。
【００３１】
請求項２記載の発明は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記行選択回路は、前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、このセンスアンプ駆動信号発生回路は、前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち最後に発生した信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させることを特徴とする。
【００３２】
請求項３記載の発明は、前記請求項２記載の半導体装置において、前記センスアンプ駆動信号発生回路は、前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を活性化することを特徴とする。
【００３３】
請求項４記載の発明は、前記請求項２記載の半導体装置において、前記センスアンプ駆動信号発生回路は、前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を非活性化することを特徴とする。
【００３４】
請求項５記載の発明は、複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、前記行選択回路は、前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、このセンスアンプ駆動信号発生回路は、前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち何れか１つの信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させるものであって、且つ、前記ワード線駆動タイミング制御信号発生回路から受けたワード線駆動タイミング制御信号を所定時間遅延させる第１の遅延回路と、前記第１の遅延回路の出力と前記試験モード信号の反転信号とを入力とする第１のＯＲ回路と、前記内部行アドレスストローブ信号を所定時間遅延させる第２の遅延回路と、前記第２の遅延回路の出力と前記試験モード信号とを入力とする第２のＯＲ回路と、前記第１及び第２のＯＲ回路の出力を受けるＮＡＮＤ回路と、前記ＮＡＮＤ回路の出力を所定時間遅延させる第３の遅延回路とを備え、前記第３の遅延回路の出力が前記センスアンプ駆動信号となることを特徴とする。
【００３５】
以上により、請求項１〜５記載の発明では、バーンイン試験又はストレス試験時である試験モード時では、通常動作モード時に比べて、行選択回路からは多数の行デコード信号が１つの動作サイクル内で多く出力され、これに応じてワード線駆動タイミング制御信号発生回路からは多数のワード線駆動タイミング制御信号が発生して、ワード線駆動回路が１つの動作サイクル内で多数のワード線を駆動するが、この際、多数のワード線駆動タイミング制御信号は異なるタイミングで発生するので、多数のワード線は同時ではなく、順番にタイミングをずらして駆動される。従って、この試験モード時にも多数のワード線の駆動時での消費電流が時間的に分散されて、ピーク電流が有効に低く抑えられることになる。
【００３６】
特に、請求項２〜５記載の発明では、順番に発生したワード線駆動タイミング制御信号のうち最後に発生した信号が行選択回路のセンスアンプ駆動信号発生回路にフィードバックされて、その最後のワード線駆動タイミング制御信号に基づいてセンスアンプ駆動信号が出力されるので、選択された全てのワード線が完全に活性化されて初めてセンスアンプ回路が駆動されたり、選択された全てのワード線が完全に非活性化されて初めてセンスアンプ回路の動作が停止されるので、ビット線対のデータが確定したり、メモリセルにデータが確実に書き込まれた後に、初めてそのデータの増幅動作の開始や停止が行われて、データの読み出しや書き込みの誤動作が有効に防止されることになる。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。
【００３８】
図１は本発明の実施の形態である半導体記憶装置の全体構成を示す。同図において、１はメモリセル、２はメモリセルアレイ、３は多数のセンスアンプ回路（図示せず）を有するセンスアンプ列部、４はカラムデコーダ及びセレクタ、５はリード/ライトアンプ、６はカラムアドレスバッファ及びカラムプリデコーダ、７はロウアドレスバッファ、１６はロウプリデコーダ、９はロウデコーダ部、１０はワードドライバ部、１１はタイミング発生回路、１７は本発明に特徴的なワード線駆動タイミング制御信号発生回路である。
【００３９】
図１に示した半導体記憶装置において、図８に示した半導体記憶装置と相違する点は、ロウプリデコーダ１６の構成、及び前記ワードドライバ部１０とロウデコーダ部９との間に、ワード線駆動タイミング制御信号発生回路１７を設けている点である。それ以外の構成は図８と同一であるので、同一部分については説明を省略する。尚、ロウデコーダ部９の構成及びワードドライバ部１０の構成は図１の従来例と同一であって図２及び図３に示される構成を有するが、従来例では、ワードドライバ部１０はロウデコーダ部９からロウデコード信号（行デコード信号）ＲＤ０〜ＲＤ１５を受けるが、本実施の形態では、ワード線駆動タイミング制御信号発生回路１７からロウポストデコード信号（後述）ＲＰＤ０〜ＲＰＤ１５を受ける点が形式的に相違する。
【００４０】
先ず、前記ワード線駆動タイミング制御信号発生回路１７を図４に基づいて説明する。同図において、１７ａはインバータ回路、１７ｂはＯＲ回路、１７ｃはＡＮＤ回路、１８は多数段の遅延ユニットである。各遅延ユニット１８は相互に同一構成であって、内部には遅延回路１８ａと、ＯＲ回路１８ｂと、ＡＮＤ回路１８ｃとを有する。前記遅延回路１８ａは信号を所定の遅延時間Δｔだけ遅延する。
【００４１】
図４のワード線駆動タイミング制御信号発生回路１７は、ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５と、複数ワード線立上げ信号（試験モード信号）ＡＷＬと、内部ロウアドレスストローブ信号ＩＲＡＳとを入力信号とし、ロウポストデコード信号（ワード線駆動タイミング制御信号）ＲＰＤ０〜ＲＰＤ１５を出力する。
【００４２】
通常動作モードでは、図６に示すように、複数ワード線立上げ信号ＡＷＬはＬｏｗに固定設定される。この信号ＡＷＬはインバータ１７ａで反転されてＨｉｇｈになるため、ＯＲ回路１７ｂ及び各遅延ユニット１８のＯＲ回路１８ａを通じてＡＮＤ回路１７ｃ及び各遅延ユニット１８のＡＮＤ回路１８ｃの上側の入力には常時Ｈｉｇｈが入力される。従って、ロウデコーダ部９からの１つのロウデコード信号（例えばＲＤ０）がＨｉｇｈとなると、この信号ＲＤ０を受けたＡＮＤ回路１７ｃからロウポストデコード信号ＲＰＤ０がＨｉｇｈとなり、他のロウポストデコード信号ＲＰＤ１〜ＲＰＤ１５はＬｏｗのままである。
【００４３】
これに対し、バーンイン試験時又はストレス試験時である試験モード時には、図７に示すように、複数ワード線立上げ信号ＡＷＬはＨｉｇｈ電圧活性にされる。これにより、この信号ＡＷＬがインバータ１７ａにより反転されてＬｏｗとなり、ＯＲ回路１７ｂ及び各遅延ユニット１８のＯＲ回路１８ｂに入力される。このような状況において、内部ロウアドレスストローブ信号ＩＲＡＳがＨｉｇｈとなると、ＯＲ回路１７ｂを介してＡＮＤ回路１７ｃの上側の入力がＨｉｇｈとなる。ここで、この試験モード時には、既述の通り、ロウデコーダ部９からのロウデコード信号ＲＤ０〜ＲＤ１５が全てＨｉｇｈになるので、先ず、ＡＮＤ回路１７ｃの出力がＨｉｇｈとなり、ロウポストデコード信号ＲＰＤ０が最初にＨｉｇｈに活性化される。この時点では、各遅延ユニット１８のＡＮＤ回路１８ｃの下側の入力にはＨｉｇｈのロウデコード信号ＲＤ１〜ＲＤ１５が入力されているものの、それらＡＮＤ回路１８ｃの上側の入力がＬｏｗであるので、他のロウポストデコード信号ＲＰＤ１〜ＲＰＤ１５はＬｏｗに固定されたままである。
【００４４】
その後、前記ロウポストデコード信号ＲＰＤ０のＨｉｇｈ活性化に伴い、この信号ＲＰＤ０が第１段目の遅延ユニット１８の遅延回路１８ａで所定時間Δｔだけ遅延された後、ＯＲ回路１８ｂを介してＡＮＤ回路１８ｃに入力されると、このＡＮＤ回路１８ｃの出力がＨｉｇｈとなって、ロウポストデコード信号ＲＰＤ１が続いてＨｉｇｈに活性化される。以後、同様にして、ロウポストデコード信号ＲＰＤ１のＨｉｇｈ活性化から第２段目の遅延ユニット１８の遅延回路１８ａの遅延時間Δｔの経過後にロウポストデコード信号ＲＰＤ２がＨｉｇｈに活性化される。以後のロウポストデコード信号ＲＰＤ３〜ＲＰＤ１５のＨｉｇｈ活性化も同様である。このような様子を整理すると、次の（１）式が導かれる。
【００４５】
ＲＰＤｎ＝ＲＰＤ０ + ｎ * Δt …（１）
（ｎ=１〜１５）
前記（１）式によれば、最後に活性化されるロウポストデコード信号ＲＰＤ１５は、最初に活性化されるロウポストデコード信号ＲＰＤ０よりも遅延回路１８ａを１５個分（１５ * Δｔ）だけ介して遅れた信号が現れることになる。
【００４６】
このように、第２番目以降のロウデコード信号ＲＤ１〜ＲＤ１５を遅延回路１８ａで順番に遅延して、ロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５の活性化のタイミングを順番に遅延させるので、ワードドライバ部１０は、この順番に発生するロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５に基づいて１つの動作サイクル内において多数のワード線ＷＬを異なる活性化タイミングで順番に駆動することができる。
【００４７】
その結果、複数ワード線立上げ時（試験モード時）に発生するピーク電流は分散されて、測定系の負荷が軽減され、安定した動作を実現することができる。
【００４８】
次に、ワード線の非活性化時の動作を図４に基づいて説明する。
【００４９】
内部ロウアドレスストローブ信号ＩＲＡＳがＬｏｗに立下ると、ＯＲ回路１７ｂの出力がＬｏｗとなり、ＡＮＤ回路１７ｃ出力信号であるロウポストデコード信号ＲＰＤ０がＬｏｗになる。これにより、ワード線活性化時と同様に、第１段目の遅延ユニット１８の遅延回路１８ａにより遅延時間Δｔだけ遅延してロウポストデコード信号ＲＰＤ１がＬｏｗになる。同様に、信号が伝達して、ロウポストデコード信号ＲＰＤ１５はロウポストデコード信号ＲＰＤ１４よりも第１５段目の遅延ユニット１８の遅延回路１８ａにより遅延時間Δｔだけ遅延してＬｏｗになる。これらの順番にＬｏｗになるロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５がワードドライバ部１０に入力されると、このワードドライバ部１０により、対応するワード線ＷＬが順番に非活性化することになる。
【００５０】
このように、ロウポストデコード信号ＲＰＤ０〜ＲＰＤ１５を順番に非活性化して、これら信号に対応するワード線ＷＬを異なるタイミングで順番に非活性化することができるので、同時に非活性化する場合に比べてピーク電流を分散させることができ、測定系の負荷が軽減され、安定した動作を実現することができる。
【００５１】
次に、本実施の形態に特徴的なロウプリデコーダ１６の内部構成を図５に基づいて説明する。
【００５２】
図５のロウデコーダ１６において、１２はワード線デコード信号発生回路、１３はロウアドレスプリデコード信号発生回路、１４はブロック選択信号発生回路、１５はリセット付ラッチ回路、１９はセンスアンプ駆動信号発生回路である。前記センスアンプ駆動信号発生回路１９において、１９ａは第１のＯＲ回路、１９ｂは第２のＯＲ回路、１９ｃはＮＡＮＤ回路、１９ｄは遅延時間Ａの第１の遅延回路、１９ｅは遅延時間Ｂの第２の遅延回路、１９ｆは遅延時間Ｃの第３の遅延回路、１９ｇはＡＮＤ回路、１９ｈはインバータである。
【００５３】
前記センスアンプ駆動信号発生回路１９が図９に示した従来の回路１１９と構成上相違する点は、ワード線駆動タイミング制御信号発生回路１７により発生されるロウポストデコード信号ＲＰＤがフィードバックされ、このロウポストデコード信号ＲＰＤをセンスアンプ活性化信号ＮＳＥＮ及びロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号の生成に用いている点である。
【００５４】
具体的に、図５では、４つのブロック毎のワード線駆動タイミング制御信号発生回路１７から発生する１つのロウポストデコード信号（同図では最後に発生するロウポストデコード信号ＲＰＤ１５）をフィードバックしており、その４つのロウポストデコード信号ＲＰＤ１５をＡＮＤ回路１９ｇで論理積をとってロウポストデコード信号ＲＰＤ１５Ａとしている。この構成は、各ブロック間での信号の遅延差を考慮したものであり、全ブロックの中で最も遅いロウポストデコード信号ＲＰＤ１５が活性化した後、即ち、選択された全てのワード線が完全に活性化された後に、センスアンプ回路の起動を開始するためである。従って、メモリセル１から電荷がビット線対ＢＬ、/ＢＬに完全に読み出されて初めてセンスアンプ回路の増幅動作が開始されるので、データの確実な読み出し動作を行うことができる。
【００５５】
次に、センスアンプ駆動信号発生回路１９によるセンスアンプ活性化信号ＮＳＥＮの生成、及びロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号ＰＮＳＥＮの生成を説明する。
【００５６】
通常動作モード時では、複数ワード線立上げ信号ＡＷＬはＬｏｗであり、ＯＲ回路１９ａの下側の入力がＨｉｇｈとなるので、ＯＲ回路１９ａの上側の入力、即ち、ロウポストデコード信号ＲＰＤ１５Ａの伝播経路は無視されて、ＯＲ回路１９ａの出力はＨｉｇｈに固定され、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ｂの出力を有効とする。ここで、ＯＲ回路１９ｂの出力には、内部ロウアドレスストローブ信号ＩＲＡＳを第２の遅延回路１９ｅにて所定時間Ｂだけ遅らせた信号が現われ、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ｂの出力を反転させた信号が現われ、この信号がリセット付きラッチ回路１５でのロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号になる。また、ＮＡＮＤ回路１９ｃの出力信号ＰＮＳＥＮを遅延回路１９ｆで更に所定時間Ｃだけ遅らせた信号がセンスアンプ活性化信号ＮＳＥＮとなる。センスアンプ列部３のセンスアンプ回路は、このセンスアンプ活性化信号ＮＳＥＮがＬｏｗの時に活性される。
【００５７】
一方、複数ワード線立上げ信号ＡＷＬがＨｉｇｈである試験モード時、即ち、多数のワード線ＷＬの活性化タイミングをずらした動作を行う時には、今度はＯＲ回路１９ｂの出力がＨｉｇｈに固定されて、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ａの出力を有効とする。ここで、ＯＲ回路１９ａの出力には、ロウポストデコード信号ＲＰＤ１５Ａを遅延回路１９ｄにて所定時間Ａだけ更に遅らせた信号が現われ、ＮＡＮＤ回路１９ｃの出力は、ＯＲ回路１９ａの出力を反転させた信号が現れ、これがリセット付きラッチ回路１５から発生するロウプリデコードイネーブル信号ＸＰＤＥＮのリセット信号になる。また、ＮＡＮＤ回路１９ｃの出力信号ＰＮＳＥＮを遅延回路１９ｆで更に所定時間Ｃだけ遅らせた信号がセンスアンプ活性化信号ＮＳＥＮとなる。
【００５８】
このように、各ブロックで最後に発生したロウポストデコード信号ＲＰＤ１５の全てがＨｉｇｈとなって、全てのワード線ＷＬが活性化した後に、センスアンプ活性化信号ＮＳＥＮを活性化（Ｌｏｗ電圧と）して、センスアンプ回路の動作を開始させ、一方、逆に、各ブロックで最後に発生したロウポストデコード信号ＲＰＤ１５の全てがＬｏｗとなって、全てのワード線ＷＬが非活性となった後に、初めてセンスアンプ活性化信号ＮＳＥＮを非活性化（Ｈｉｇｈ電圧と）して、センスアンプ回路を停止させる構成となっているので、メモリセルには期待するデータが確実に書き込まれて、誤動作を防止することができる。
【００５９】
【発明の効果】
以上説明したように、請求項１〜５記載の発明の半導体記憶装置によれば、バーンイン試験又はストレス試験時である試験モード時では、多数のワード線駆動タイミング制御信号を異なるタイミングで発生させて、多数のワード線を順番にタイミングをずらして駆動したので、多数のワード線の立上げ時及び立下げ時に発生するピーク電流を分散させることができて、測定系の負荷を軽減できると共に、ノイズも有効に抑制でき、安定した動作を実現することができる。
【００６０】
特に、請求項２〜５記載の発明の半導体記憶装置によれば、順番に発生したワード線駆動タイミング制御信号のうち最後に発生した信号に基づいてセンスアンプ駆動信号を出力させたので、全てのワード線が完全に活性化してビット線対にデータが十分に読み出された後にセンスアンプ回路の駆動を開始したり、全てのワード線が完全に非活性してメモリセルにデータが確実に書き込まれた後にセンスアンプ回路の動作を停止できて、データの読み出しや書き込みの誤動作を防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】 同半導体記憶装置に備えるロウデコーダ部の内部構成を示す回路図である。
【図３】 同半導体記憶装置に備えるワードドライバ部の内部構成を示す回路図である。
【図４】 同半導体記憶装置に備えるワード線駆動タイミング制御信号発生回路の内部構成を示す回路図である。
【図５】 同半導体記憶装置に備えるロウプリデコーダの内部構成を示す回路図である。
【図６】 同半導体記憶装置の通常動作時を示すタイミングチャート図である。
【図７】 同半導体記憶装置のストレス試験時を示すタイミングチャート図である。
【図８】 従来の半導体記憶装置の全体構成を示すブロック図である。
【図９】 同従来の半導体記憶装置に備えるロウプリデコーダの内部構成を示す回路図である。
【図１０】 同従来の半導体記憶装置のストレス試験時を示すタイミングチャート図である。
【符号の説明】
１ メモリセル
２ メモリセルアレイ
３ センスアンプ列部
４ カラムデコーダ及びセレクタ
５ リード/ライトアンプ
６ カラムアドレスバッファ及びカラムプリデコーダ
７ ロウアドレスバッファ
９ ロウデコーダ部
１０ ワードドライバ部（ワード線駆動回路）
１１ タイミング発生回路
１２ ワード線デコード信号発生回路
１３ ロウアドレスプリデコード信号発生回路
１４ ブロック選択信号発生回路
１５ リセット付ラッチ回路
１６ ロウプリデコーダ
１７ ワード線駆動タイミング制御信号発生回路
１８ 遅延ユニット
１９ センスアンプ駆動信号発生回路
１９ａ 第１のＯＲ回路
１９ｂ 第２のＯＲ回路
１９ｃ ＮＡＮＤ回路
１９ｄ 第１の遅延回路
１９ｅ 第２の遅延回路
１９ｆ 第３の遅延回路
ＷＬ ワード線
ＢＬ、/ＢＬ ビット線対
ＤＬ、/ＤＬ データ線対
ＡＷＬ 複数ワード線立上げ信号（試験モード信号）
/ＲＡＳ ロウアドレスストローブ信号
/ＣＡＳ カラムアドレスストローブ信号
ＩＲＡＳ 内部ロウアドレスストローブ信号
Ａ０〜Ａ７ ロウアドレス信号
ＡＸ０〜ＡＸ７ 内部ロウアドレス信号
ＡＹ０〜ＡＹ７ 内部カラムアドレス信号
ＷＤ０〜ＷＤ３ ワード線デコード信号
ＸＰＡ０〜ＸＰＡ１５ ロウアドレスプリデコード信号
ＸＢＫ０〜ＸＢＫ３ ブロック選択信号
ＲＤ０〜ＲＤ１５ ロウデコード信号（行デコード信号）
ＮＳＥＮ センスアンプ活性化信号
ＲＰＤ０〜ＲＰＤ１５ ロウポストデコード信号
（ワード線駆動タイミング制御信号）
Claims (5)
- 複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、
行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、
前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、
バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、
前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、
前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、
前記ワード線駆動タイミング制御信号発生回路は、
前記バーンイン試験又はストレス試験時に、前記行選択回路からの多数の行デコード信号を順番に遅延して、前記多数のワード線駆動タイミング制御信号を１つの動作サイクル内で順番に発生させ、
前記ワード線駆動回路は、
前記順番に発生した多数のワード線駆動タイミング制御信号を受けて、対応する多数のワード線を順番に駆動し、
更に、前記ワード線駆動タイミング制御信号発生回路は、
前記行選択回路からの多数の行デコード信号を順番に遅延させて多数のワード線駆動タイミング制御信号を出力する多数段の遅延ユニットを有し、
前記各遅延ユニットは、
前段の遅延ユニットから出力されるワード線駆動タイミング制御信号を所定時間遅延する遅延回路と、
前記遅延回路により遅延されたワード線駆動タイミング制御信号と前記試験モード信号とを入力とするＯＲ回路と、
前記ＯＲ回路の出力信号と、前記行選択回路からの対応する行デコード信号とを入力として、ワード線駆動タイミング制御信号を出力するＡＮＤ回路とを備えた
ことを特徴とする半導体記憶装置。 - 複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、
行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、
前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、
バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、
前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、
前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、
前記行選択回路は、
前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、このセンスアンプ駆動信号発生回路は、
前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち最後に発生した信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させる
ことを特徴とする半導体記憶装置。 - 前記センスアンプ駆動信号発生回路は、
前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を活性化する
ことを特徴とする請求項２記載の半導体装置。 - 前記センスアンプ駆動信号発生回路は、
前記バーンイン試験又はストレス試験時には、前記最後に発生したワード線駆動タイミング制御信号に基づいて前記センスアンプ駆動信号を非活性化する
ことを特徴とする請求項２記載の半導体装置。 - 複数のワード線、複数のビット線対、及び前記ワード線と前記ビット線対との各交点に形成される複数のメモリセルを有するメモリセルアレイと、
行アドレス信号を受け、前記行アドレス信号に基づいて前記ワード線を駆動するための行デコード信号を生成する行選択回路と、
前記複数のビット線対毎に設けられ、対応するビット線対の信号を増幅する複数のセンスアンプ回路とを備え、
バーンイン試験又はストレス試験時には、前記行選択回路から１つの動作サイクル内で生成される行デコード信号を通常動作モード時よりも多く出力させて、多数のワード線を駆動するようにした半導体記憶装置であって、
前記バーンイン試験又はストレス試験時に、試験モード信号、及び前記行選択回路からの多数の行デコード信号を受けて、前記多数のワード線を駆動する多数のワード線駆動タイミング制御信号を異なるタイミングで発生させるワード線駆動タイミング制御信号発生回路と、
前記バーンイン試験又はストレス試験時に、前記ワード線駆動タイミング制御信号発生回路から多数のワード線駆動タイミング制御信号を受けて、１つの動作サイクル内で多数のワード線を異なるタイミングで駆動するワード線駆動回路とを備え、
前記行選択回路は、
前記複数のセンスアンプ回路に共通のセンスアンプ駆動信号を出力するセンスアンプ駆動信号発生回路を有し、
前記センスアンプ駆動信号発生回路は、
前記ワード線駆動タイミング制御信号発生回路から出力される多数のワード線駆動タイミング制御信号のうち何れか１つの信号、前記試験モード信号、及び内部行アドレスストローブ信号に基づいて、前記センスアンプ駆動信号を発生させるものであって、且つ、
前記ワード線駆動タイミング制御信号発生回路から受けたワード線駆動タイミング制御信号を所定時間遅延させる第１の遅延回路と、
前記第１の遅延回路の出力と前記試験モード信号の反転信号とを入力とする第１のＯＲ回路と、
前記内部行アドレスストローブ信号を所定時間遅延させる第２の遅延回路と、
前記第２の遅延回路の出力と前記試験モード信号とを入力とする第２のＯＲ回路と、
前記第１及び第２のＯＲ回路の出力を受けるＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を所定時間遅延させる第３の遅延回路とを備え、
前記第３の遅延回路の出力が前記センスアンプ駆動信号となる
ことを特徴とする半導体記憶装置。
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