KR20120093507A

KR20120093507A - 효율적인 전력 공급을 위한 반도체 장치

Info

Publication number: KR20120093507A
Application number: KR1020110013111A
Authority: KR
Inventors: 송태중
Original assignee: 삼성전자주식회사
Priority date: 2011-02-15
Filing date: 2011-02-15
Publication date: 2012-08-23
Also published as: US20140241046A1; US8743646B2; US9240223B2; US20120206989A1

Abstract

반도체 장치는 가상 전력 공급부, 구동 신호 발생기 및 구동기를 포함한다. 가상 전력 공급부는 구동 전압을 부스팅하여 가상 전압을 발생한다. 구동 신호 발생기는 가상 전압에 기초하여 전압 레벨이 강화된 구동 신호를 발생한다. 구동기는 구동 전압 및 구동 신호에 기초하여 부하를 구동한다.

Description

효율적인 전력 공급을 위한 반도체 장치{SEMICONDUCTOR MEMORY DEVICE FOR EFFICIENT POWER SUPPLY}

본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 효율적인 전력 공급을 위한 반도체 장치에 관한 것이다.

반도체 장치가 고집적화될수록 더 빠른 동작 속도가 요구되고 있으며, 빠른 동작 속도의 구현을 위하여 더 높은 전원 전압이 필요하게 된다. 그러나 반도체 장치에서 사용되는 전원 전압을 증가하는 경우에는 반도체 장치의 성능 열화가 촉진되어 수명이 단축되고, 노이즈가 증가하며, 소모 전력이 증가하는 문제 등이 유발된다.

이러한 높은 전원 전원에 기인하는 문제점들은 모든 반도체 장치에 공통적으로 적용되며, 특히 소형화, 저전력화 및 고속화가 요구되는 휴대용 장치에서 심각한 장애 요인이 되고 있다.

본 발명의 일 목적은 전원 전압을 증가시키지 않으면서도 동작 속도를 향상시킬 수 있는 전력 공급 방식을 채용한 반도체 장치를 제공하는 것이다.

본 발명의 일 목적은 전원 라인 상의 노이즈에 의한 영향을 감소시킬 수 있는 전력 공급 방식을 채용한 반도체 장치를 제공하는 것이다.

본 발명의 일 목적은 파워다운 모드에서 안정적인 가상 전원 전압을 구현할 수 있는 전력 공급 방식을 채용한 반도체 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 가상 전력 공급부, 구동 신호 발생기 및 구동기를 포한한다.

상기 가상 전력 공급부는 구동 전압을 부스팅하여 가상 전압을 발생한다. 상기 구동 신호 발생기는 상기 가상 전압에 기초하여 전압 레벨이 강화된 구동 신호를 발생한다. 상기 구동기는 상기 구동 전압 및 상기 구동 신호에 기초하여 부하를 구동한다.

상기 가상 전력 공급부는, 상호간에 용량성 결합된 도체들을 이용하여 상기 가상 전압을 발생할 수 있다.

상기 구동 전압은 접지 전압 및 전원 전압을 포함하고, 상기 가상 전력 공급부는 상기 접지 전압 및 상기 전원 전압 중 적어도 하나를 부스팅하여 상기 접지 전압보다 전압 레벨이 작은 가상 접지 전압 및 상기 전원 전압보다 전압 레벨이 큰 가상 전원 전압 중 적어도 하나를 발생할 수 있다.

상기 가상 전력 공급부는, 상기 가상 전압을 제공하는 가상 전압 도체; 상기 가상 전압 도체와 용량성 결합된 부스팅 도체; 접지 전압 및 전원 전압 중 하나와 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체의 플로팅 타이밍을 제어하는 스위치; 및 상기 부스팅 도체에 전력을 공급하는 부스팅 구동기를 포함할 수 있다.

상기 가상 전력 공급부는, 상기 스위치가 상기 접지 전압 및 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체가 상기 접지 전압보다 전압 레벨이 작은 가상 접지 전압을 제공하고, 상기 구동 신호 발생부는 상기 전원 전압 및 상기 가상 접지 전압에 기초하여 상기 구동 신호를 발생할 수 있다.

상기 가상 전력 공급부는, 상기 스위치가 상기 전원 전압 및 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체가 상기 전원 전압보다 전압 레벨이 큰 가상 전원 전압을 제공하고, 상기 구동 신호 발생부는 상기 가상 전원 전압 및 상기 접지 전압에 기초하여 상기 구동 신호를 발생할 수 있다.

상기 가상 전력 공급부는, 상호간에 용량성 결합된 제1 도체들을 이용하여 접지 전압을 부스팅하여 상기 접지 전압보다 전압 레벨이 작은 가상 접지 전압을 발생하는 제1 가상 전력 공급부; 및 상호간에 용량성 결합된 제2 도체들을 이용하여 전원 전압을 부스팅하여 상기 전원 전압보다 전압 레벨이 큰 가상 전원 전압을 발생하는 제2 가상 전력 공급부를 포함할 수 있다.

상기 구동 신호 발생부는 상기 가상 전원 전압 및 상기 가상 접지 전압에 기초하여 상기 구동 신호를 발생할 수 있다.

상기 제1 가상 전력 공급부가 상기 접지 전압을 부스팅하는 타이밍과 상기 제2 가상 전력 공급부가 상기 전원 전압을 부스팅하는 타이밍은 동일한 타이밍 제어 신호에 의해 제어될 수 있다.

상기 타이밍 제어 신호는 상기 반도체 장치의 클록 신호일 수 있다.

상기 제1 가상 전력 공급부가 상기 접지 전압을 부스팅하는 타이밍과 상기 제2 가상 전력 공급부가 상기 전원 전압을 부스팅하는 타이밍은 서로 다른 타이밍 제어 신호들에 의해 제어될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들에 결합된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 구동 전압을 부스팅하여 가상 전압을 발생하는 가상 전력 공급부; 및 상기 워드 라인들의 각각을 구동하기 위한 복수의 구동 유닛들을 포함한다. 상기 각각의 구동 유닛은, 상기 가상 전압에 기초하여 전압 레벨이 강화된 구동 신호를 발생하는 구동 신호 발생기; 및 상기 구동 전압 및 상기 구동 신호에 기초하여 부하를 구동하는 구동기를 포함한다.

상기 도체들은 상기 메모리 셀 어레이의 열 방향으로 길게 신장되어 형성된 금속 라인들일 수 있다.

상기 가상 전력 공급부는, 상기 메모리 셀 어레이의 열 방향으로 길게 신장되어 형성되고 상기 가상 전압을 제공하는 가상 전압 라인; 상기 가상 전압 라인과 용량성 결합되도록 상기 가상 전압 라인과 평행하게 형성된 부스팅 라인; 접지 전압 및 전원 전압 중 하나와 상기 가상 전압 라인 사이에 결합되어 상기 가상 전압 라인의 플로팅 타이밍을 제어하는 스위치; 및 상기 부스팅 라인에 전력을 공급하는 부스팅 구동기를 포함할 수 있다.

상기 부스팅 라인은, 상기 가상 전압 라인을 둘러싸도록 양쪽에 형성된 라인들을 포함할 수 있다.

상기 가상 전력 공급부의 전기적 차폐를 위하여, 상기 가상 전압 라인 및 상기 부스팅 라인을 둘러싸도록 접지 전압 라인들이 형성될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는, 구동 전압을 제공하는 제1 내부 전원 라인; 게이트 전압을 제공하는 제2 내부 전원 라인; 상기 게이트 전압에 기초하여 구동 신호들을 발생하는 복수의 구동 신호 발생기들; 및 상기 구동 전압 및 상기 구동 신호들에 기초하여 복수의 부하들을 각각 구동하는 복수의 부하 구동기들을 포함한다.

상기 제1 내부 전원 라인 및 상기 제2 내부 전원 라인은 상기 반도체 장치에 전원을 공급하는 외부 전원 라인의 서로 다른 노드들에 연결될 수 있다.

상기 제1 내부 전원 라인은 상기 제2 내부 전원 라인보다 작은 저항을 갖도록 상기 제1 내부 전원 라인의 단면적이 상기 제2 내부 전원 라인의 단면적보다 클 수 있다.

상기 반도체 장치는 반도체 메모리 장치이고, 상기 복수의 부하 구동기들은 복수의 워드 라인들을 각각 구동하는 워드 라인 구동기들일 수 있다.

상기 반도체 장치는 반도체 메모리 장치이고, 상기 복수의 부하 구동기들은 복수의 비트 라인들을 각각 구동하는 비트 라인 구동기들일 수 있다.

상기 반도체 장치는 반도체 메모리 장치이고, 상기 복수의 부하 구동기들은 복수의 어드레스 라인들을 각각 구동하는 디코더 구동기들일 수 있다.

상기 복수의 부하 구동기들은 복수의 출력 라인들을 각각 구동하는 출력 구동기들일 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는, 전원 전압 라인과 게이트 전압 라인 사이에 결합되고 상기 게이트 전압 라인에 게이트가 연결된 더미 파워 다이오드; 상기 게이트 전압 라인과 접지 전압 라인 사이에 결합된 더미 리텐션 회로; 상기 전원 전압 라인과 가상 전원 전압 라인 사이에 결합되고 상기 게이트 전압 라인에 게이트가 연결된 n개의(n은 1이상의 정수) 파워 다이오드들; 및 상기 가상 전원 전압 라인과 상기 접지 전압 라인 사이에 결합된 n개의 리텐션 회로들을 포함한다.

상기 더미 리텐션 회로의 저항은 상기 리텐션 회로의 저항보다 작을 수 있다.

상기 더미 리텐션 회로는, 상기 게이트 전압 라인과 상기 접지 전압 라인 사이에 병렬로 연결되고, 상기 리텐션 회로와 동일한 구성을 갖는 복수의 더미 회로들을 포함할 수 있다.

상기 더미 리텐션 회로 및 상기 리텐션 회로들은 동일한 동작 특성을 갖도록 동일한 제조 공정에 의해 형성될 수 있다.

상기 반도체 장치는, 상기 전원 전압 라인과 상기 가상 전원 전압 라인 사이에 결합된 파워 스위치를 더 포함할 수 있다.

상기 리텐션 회로는 하나의 비트 라인 쌍에 연결된 복수의 에스램(SRAM) 셀들을 포함할 수 있다.

본 발명의 실시예들에 따른 반도체 장치는, 전하 펌프, 레벨 쉬프터 등의 승압 장치를 구비함이 없이 전원 전압을 부스팅함으로써 향상된 동작 속도를 갖는다.

본 발명의 실시예들에 따른 반도체 장치는 전원 공급 경로를 효율적으로 분리하여 전원 라인상의 노이즈에 의한 영향을 감소시킴으로써 향상된 성능을 갖는다.

본 발명의 실시예들에 따른 반도체 장치는 공정 변화에 적응적으로 변화하는 게이트 전압을 발생하여 안정적인 가상 전원 전압을 제공함으로써 향상된 신뢰성을 갖는다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 3은 도 2의 반도체 장치의 동작을 나타내는 파형도이다.
도 4는 도 2의 반도체 장치에 포함된 가상 전력 공급부에 의해 제공되는 가상 전압을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도 6은 도 5의 반도체 장치의 동작을 나타내는 파형도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 반도체 장치들을 나타내는 회로도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 10은 도 9의 반도체 메모리 장치에 포함된 워드 라인 구동 유닛의 일 예를 나타내는 회로도이다.
도 11은 도 9의 반도체 메모리 장치의 동작 특성을 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 배선 레이아웃을 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 14는 도 13의 반도체 메모리 장치에 포함된 워드 라인 구동 유닛의 일 예를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면이다.
도 16은 도 15의 반도체 장치와 비교하기 위한 다른 반도체 장치의 일 예를 나타내는 도면이다.
도 17은 도 16의 반도체 장치의 전압 특성을 설명하기 위한 도면이다.
도 18은 도 15의 반도체 메모리 장치의 동작 특성을 나타내는 도면이다.
도 19는 도 15의 반도체 장치의 배선 레이아웃의 일 예를 나타내는 도면이다.
도 20은 도 15의 반도체 장치의 배선 레이아웃의 다른 예를 나타내는 도면이다.
도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 23은 도 22의 반도체 장치에 포함된 파워 다이오드의 결합 관계 및 종래의 파워 다이오드의 결합 관계를 설명하기 위한 도면이다.
도 24는 도 23의 파워 다이오드들의 동작 특성을 설명하기 위한 도면이다.
도 25는 도 22의 반도체 장치에 포함된 더미 리텐션 회로의 일 예를 설명하기 위한 도면이다.
도 26은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 27은 도 26의 반도체 메모리 장치에 포함된 더미 메모리 셀 및 메모리 셀의 일 예를 나타내는 회로도이다.
도 28은 도 22의 반도체 장치의 동작 특성을 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.

도 1을 참조하면, 반도체 장치(1000)는 가상 전력 공급부(virtual power provider)(100), 구동 신호 발생기(driving signal generator)(300) 및 구동기(driver)(500)를 포함한다.

가상 전력 공급부(100)는 구동 전압을 부스팅하여 가상 전압(VV)을 발생한다. 구동 신호 발생기(300)는 가상 전압(VV)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 구동기(500)는 상기 구동 전압 및 구동 신호(DRV)에 기초하여 부하(CL)를 구동한다.

구동기(500)는 구동 신호(DRV)에 응답하여 소싱 전류(sourcing current)(I1)를 흐르게 하여 부하(CL)를 충전하거나 싱킹 전류(sinking current)(I2)를 흐르게 하여 부하(CL)를 방전하는 방식으로 부하(CL)를 구동한다. 구동기(500)에 의해 구동되는 부하(CL)가 고용량성 부하(high-capacitive load)인 경우에는 부하(CL)의 구동 시간이 증가하여 반도체 장치의 동작 속도를 저하시키는 요인으로 작용한다. 부하(CL)의 커패시턴스는 반도체 장치의 레이아웃에 의존하기 때문에 이를 줄이는 것은 한계가 있고, 동작 속도를 향상시키기 위해서는 구동기(500)가 큰 구동 전류(I1, I2)를 발생할 수 있어야 한다.

구동 전류(I1, I2)를 증가시키기 위해서 구동기(500)의 사이즈를 증가시키는 방법이 이용될 수 있다. 그러나 이러한 방법은 구동 속도 개선에 일정한 한계를 가지며, 이는 구동기(500)의 사이즈가 커지면서 생기는 구동기(500) 자체의 커패시턴스가 증가하기 때문이다. 또한 많은 개수의 구동기들(500)을 포함하는 반도체 장치의 경우에는 면적이 크게 증가하여 반도체 장치의 경쟁력을 저하시킨다.

구동 전류(I1, I2)를 증가시키기 위해서 구동 전압 자체의 크기를 증가시키거나 레벨 쉬프터를 이용하여 구동 신호(DRV)의 전압 레벨을 강화하는 방법이 이용될 수 있다. 그러나 이 경우에는 전원 전압으로부터 높은 양의 전압 또는 음의 전압을 발생하기 위한 전하 펌프와 같은 추가적인 구성이 요구되어 반도체 장치의 새로운 부담으로 작용하게 된다.

따라서, 본 발명의 실시예들에 따른 반도체 장치(1000)는 전하 펌프와 같은 승압 장치, 레벨 쉬프터 등의 추가적인 장치를 이용하지 않으면서도 가상 전력 공급부(100)가 구동 전압을 부스팅하여 가상 전압(VV)을 발생하고 구동 신호 발생기(300)가 이를 이용하여 구동 신호(DRV)의 전압 레벨을 강화한다.

후술하는 바와 같이, 가상 전력 공급부(100)는 상호간에 용량성 결합된 도체들을 이용하여 가상 전압(VV)을 발생할 수 있다.

구동 전압은 접지 전압(VSS) 및 전원 전압(VDD)을 포함할 수 있으며, 가상 전력 공급부(100)는 접지 전압(VSS) 및 전원 전압(VDD) 중 적어도 하나를 부스팅하여 접지 전압(VSS)보다 전압 레벨이 작은 가상 접지 전압(VVSS) 및 전원 전압(VDD)보다 전압 레벨이 큰 가상 전원 전압(VVDD) 중 적어도 하나를 발생할 수 있다.

이하 도 2, 도 3 및 도 4를 참조하여 접지 전압(VSS)보다 전압 레벨이 작은 가상 접지 전압(VVSS)을 발생하는 반도체 장치의 실시예를 설명하고, 도 5 및 도 6을 참조하여 전원 전압(VDD)보다 전압 레벨이 큰 가상 전원 전압(VVDD)을 발생하는 반도체 장치의 실시예를 설명하고, 도 7 및 도 8을 참조하여 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD)을 모두 발생하는 반도체 장치의 실시예를 설명한다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 회로도이다.

도 2를 참조하면, 반도체 장치(1000a)는 가상 전력 공급부(100a), 구동 신호 발생기(300a) 및 구동기(500a)를 포함한다.

가상 전력 공급부(100a)는 접지 전압(VSS)을 부스팅하여 가상 접지 전압(VVSS)을 발생한다. 구동 신호 발생기(300a)는 가상 접지 전압(VVSS)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 구동기(500a)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 부하(CL)를 구동한다.

가상 전력 공급부(100a)는 가상 전압 도체(LV1), 부스팅 도체(LB1), 스위치(TS1) 및 부스팅 구동기(110a)를 포함하여 구현될 수 있다. 가상 전압 도체(LV1)와 부스팅 도체(LB1)는 상호간에 용량성 결합된다. 스위치(TS1)는 접지 전압(VSS) 및 가상 전압 도체(LV1) 사이에 결합되어 가상 전압 도체(LV1)의 플로팅 타이밍을 제어한다. 부스팅 구동기(110a)는 부스팅 도체(LB1)에 전력을 공급한다.

가상 전압 도체(LV1)의 플로팅 타이밍과 부스팅 타이밍은 타이밍 제어 신호(TMC)에 의해 제어될 수 있고, 구동 신호(DRV)의 천이 타이밍은 입력 신호(IN)에 의해 제어될 수 있다. 이 경우 타이밍 제어 신호(TMC)와 입력 신호(IN)는 일정한 시간 간격을 두고 동기된(synchronized) 신호일 수 있다. 예를 들어, 도 9를 참조하여 후술하는 바와 같이, 타이밍 제어 신호(TMC)는 반도체 장치의 내부 클록 신호(ICK)이고 입력 신호(IN)는 상기 내부 클록 신호(ICK)에 동기된 신호일 수 있다.

예를 들어, 부스팅 구동기(110a)는 타이밍 제어 신호(TMC)를 반전하여 반전 타이밍 제어 신호(TMCb)를 출력하는 인버터로 구현될 수 있고, 스위치(TS1)는 반전 타이밍 제어 신호(TMCb)가 게이트에 인가되는 NMOS 트랜지스터로 구현될 수 있다.

도 3은 도 2의 반도체 장치의 동작을 나타내는 파형도이다.

도 2 및 도 3을 참조하면, 타이밍 제어 신호(TMC)가 논리 로우 레벨인 동안에 부스팅 구동기(110a)에서 출력되는 반전 타이밍 제어 신호(TMCb)는 논리 하이 레벨이고, 따라서 부스팅 도체(LB1)는 전원 전압(VDD)으로 충전된 상태를 유지하고, 스위치(TS1)가 턴온되어 가상 전압 도체(LV1)는 접지 전압(VSS)으로 방전된 상태를 유지한다.

t1에서 타이밍 제어 신호(TMC)가 논이 로우 레벨에서 논리 하이 레벨로 천이(즉, 상승 에지)하면 스위치(TS1)가 턴오프되어 접지 전압(VSS)의 가상 전압 도체(LV1)가 플로팅 상태가 된다. 이때 부스팅 도체(LB1)가 전원 전압(VDD)으로부터 접지 전압(VSS)으로 방전되면서 부스팅 도체(LB1)와 용량성 결합된 플로팅 상태의 가상 전압 도체(LV1)의 가상 접지 전압(VVSS)은 접지 전압(VSS)보다 작은 제1 전압 레벨(-Vb)로 부스팅된다.

시간 t2에서 입력 신호(IN)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면 구동 신호 발생기(300a)에서 출력되는 구동 신호(DRV)는 논리 하이 레벨에서 논리 로우 레벨로 천이한다. 이때 제1 전압 레벨(-Vb)로 부스팅된 가상 접지 전압(VVSS)에 의하여 구동 신호(DRV)의 전압 레벨은 접지 전압(VSS)보다 낮은 제2 전압 레벨(-Vn)로 강화된다. 구동 신호(DRV)가 논리 로우 레벨로 천이하면 구동기(500a)는 부하(CL)를 충전시키고 부하 전압(VL)은 전원 전압(VDD)으로 인에이블된다.

도 3의 하단에는 종래의 구동 신호 발생기가 가상 접지 전압(VVSS) 대신에 접지 전압(VSS)에 연결되어 있는 경우에 해당하는 구동 신호(DRVc) 및 부하 전압(VLc)이 도시되어 있다. 본 발명의 일 실시예에 따라서 구동 신호(DRV)가 접지 전압(VSS)보다 낮은 음의 전압 레벨(-Vb~-Vn)로 강화되는 것과 비교하여 종래의 구동 신호(DRVc)는 접지 전압(VSS), 즉 0V의 전압 레벨을 갖는다. 구동기(500a)에 포함된 풀업 트랜지스터(예를 들어, 도 10의 PMOS 트랜지스터(PM3))의 구동 전류는 풀업 트랜지스터의 게이트에 인가되는 구동 신호(DRV)가 낮은 전압 레벨을 가질수록 증가하게 된다.

결과적으로 강화된 음의 전압 레벨(-Vb~-Vn)을 갖는 구동 신호(DRV)로 인하여 부하 전압(VL)은 종래의 부하 전압(VLc)보다 시간 간격 ts만큼 빠르게 인에이블될 수 있다.

도 4는 도 2의 반도체 장치에 포함된 가상 전력 공급부에 의해 제공되는 가상 전압을 설명하기 위한 도면이다.

가상 전압 도체(LV1)가 제1 전압 레벨(-Vb)로 부스팅된 상태에서 입력 신호(IN)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면 구동 신호 발생기(300a)에 포함된 풀다운 트랜지스터가 턴온되어 구동 신호 발생기(300a)의 출력 노드와 가상 전압 도체(LV1) 사이에 전하 공유(charge sharing)가 수행된다.

전하 공유에 수반되는 전류에 의한 전력 손실을 무시할 때, 구동 신호 발생기(300a)의 출력 노드에서 감소하는 전하(Qa)와 가상 전압 도체(LV1)에서 증가하는 전하(Qb)는 실질적으로 동일하고 구동 신호(DRV)와 가상 접지 전압(VVSS)은 제2 전압 레벨(-Vn)에서 평형을 이루게 된다. 따라서 가상 접지 전압(VVSS)의 제1 전압 레벨(-Vb)이 낮을수록 구동 신호(DRV)가 더욱 낮은 제2 전압 레벨(-Vn)로 강화될 수 있다. 가상 접지 전압(VVSS)의 제1 전압 레벨(-Vb)을 낮추기 위해서는 부스팅 도체(LB1)와 가상 전압 도체(LV1) 사이의 커플링 커패시턴스를 크게 하는 것이 필요하고 이에 대해서는 도 12를 참조하여 후술한다.

이와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1000a)는 전하 펌프, 레벨 쉬프터와 같은 추가적인 구성을 구비하지 않고, 상호간에 용량성 결합된 도체들(LV1, LB1)을 이용하여 음의 가상 접지 전압(VVSS)을 발생하고, 이를 이용하여 구동 신호(DRV)의 전압 레벨을 강화함으로써 향상된 동작 속도를 갖는다.

도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 회로도이다.

도 5를 참조하면, 반도체 장치(1000b)는 가상 전력 공급부(100b), 구동 신호 발생기(300b) 및 구동기(500b)를 포함한다.

가상 전력 공급부(100b)는 전원 전압(VDD)을 부스팅하여 가상 전원 전압(VVDD)을 발생한다. 구동 신호 발생기(300b)는 가상 전원 전압(VVDD)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 구동기(500b)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 부하(CL)를 구동한다.

가상 전력 공급부(100b)는 가상 전압 도체(LV2), 부스팅 도체(LB2), 스위치(TS2) 및 부스팅 구동기(110b)를 포함하여 구현될 수 있다. 가상 전압 도체(LV2)와 부스팅 도체(LB2)는 상호간에 용량성 결합된다. 스위치(TS2)는 전원 전압(VDD) 및 가상 전압 도체(LV2) 사이에 결합되어 가상 전압 도체(LV2)의 플로팅 타이밍을 제어한다. 부스팅 구동기(110b)는 부스팅 도체(LB2)에 전력을 공급한다.

가상 전압 도체(LV2)의 플로팅 타이밍과 부스팅 타이밍은 타이밍 제어 신호(TMC)에 의해 제어될 수 있고, 구동 신호(DRV)의 천이 타이밍은 입력 신호(IN)에 의해 제어될 수 있다. 이 경우 타이밍 제어 신호(TMC)와 입력 신호(IN)는 일정한 시간 간격을 두고 동기된(synchronized) 신호일 수 있다. 예를 들어, 도 9를 참조하여 후술하는 바와 같이, 타이밍 제어 신호(TMC)는 반도체 장치의 내부 클록 신호(ICK)이고 입력 신호(IN)는 상기 내부 클록 신호(ICK)에 동기된 신호일 수 있다.

예를 들어, 부스팅 구동기(110b)는 타이밍 제어 신호(TMC)를 반전하여 반전 타이밍 제어 신호(TMCb)를 출력하는 인버터로 구현될 수 있고, 스위치(TS2)는 반전 타이밍 제어 신호(TMCb)가 게이트에 인가되는 PMOS 트랜지스터로 구현될 수 있다.

도 6은 도 5의 반도체 장치의 동작을 나타내는 파형도이다.

도 5 및 도 6을 참조하면, 타이밍 제어 신호(TMC)가 논리 하이 레벨인 동안에 부스팅 구동기(110b)에서 출력되는 반전 타이밍 제어 신호(TMCb)는 논리 로우 레벨이고, 따라서 부스팅 도체(LB2)는 접지 전압(VSS)으로 방전된 상태를 유지하고, 스위치(TS2)가 턴온되어 가상 전압 도체(LV2)는 전원 전압(VDD)으로 충전된 상태를 유지한다.

t1에서 타이밍 제어 신호(TMC)가 논리 하이 레벨에서 논리 로우 레벨로 천이(즉, 하강 에지)하면 스위치(TS2)가 턴오프되어 전원 전압(VDD)의 가상 전압 도체(LV2)가 플로팅 상태가 된다. 이때 부스팅 도체(LB12)가 접지 전압(VSS)으로부터 전원 전압(VDD)으로 충전되면서 부스팅 도체(LB2)와 용량성 결합된 플로팅 상태의 가상 전압 도체(LV2)의 가상 전원 전압(VVDD)은 전원 전압(VDD)보다 큰 제1 전압 레벨(Vb)로 부스팅된다.

시간 t2에서 입력 신호(IN)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면 구동 신호 발생기(300b)에서 출력되는 구동 신호(DRV)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다. 이때 제1 전압 레벨(Vb)로 부스팅된 가상 전원 전압(VVDD)에 의하여 구동 신호(DRV)의 전압 레벨은 전원 전압(VDD)보다 큰 제2 전압 레벨(Vp)로 강화된다. 구동 신호(DRV)가 논리 하이 레벨로 천이하면 구동기(500b)는 부하(CL)를 방전시키고 부하 전압(VL)은 접지 전압(VSS)으로 디스에이블된다.

도 6의 하단에는 종래의 구동 신호 발생기가 가상 전원 전압(VVDD) 대신에 전원 전압(VDD)에 연결되어 있는 경우에 해당하는 구동 신호(DRVc) 및 부하 전압(VLc)이 도시되어 있다. 본 발명의 일 실시예에 따라서 구동 신호(DRV)가 전원 전압(VDD)보다 큰 전압 레벨(Vp~Vb)로 강화되는 것과 비교하여 종래의 구동 신호(DRVc)는 전원 전압(VDD)의 전압 레벨을 갖는다. 구동기(500b)에 포함된 풀다운 트랜지스터(예를 들어, 도 10의 NMOS 트랜지스터(NM3))의 구동 전류는 풀다운 트랜지스터의 게이트에 인가되는 구동 신호(DRV)가 높은 전압 레벨을 가질수록 증가하게 된다.

결과적으로 강화된 양의 전압 레벨(Vp~Vb)을 갖는 구동 신호(DRV)로 인하여 부하 전압(VL)은 종래의 부하 전압(VLc)보다 시간 간격 ts만큼 빠르게 인에이블될 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1000b)는 전하 펌프, 레벨 쉬프터와 같은 추가적인 구성을 구비하지 않고, 상호간에 용량성 결합된 도체들(LV2, LB2)을 이용하여 전압 레벨이 부스팅된 가상 전원 전압(VVDD)을 발생하고 이를 이용하여 구동 신호(DRV)의 전압 레벨을 강화함으로써 향상된 동작 속도를 갖는다.

도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 반도체 장치들을 나타내는 회로도들이다.

도 7을 참조하면, 반도체 장치(1000c)는 가상 전력 공급부(100c), 구동 신호 발생기(300c) 및 구동기(500c)를 포함한다.

가상 전력 공급부(100c)는 접지 전압(VSS)을 부스팅하여 가상 접지 전압(VVSS)을 발생하고, 전원 전압(VDD)을 부스팅하여 가상 전원 전압(VVDD)을 발생한다. 구동 신호 발생기(300c)는 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 구동기(500c)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 부하(CL)를 구동한다.

가상 전력 공급부(100c)는 제1 가상 전압 도체(LV31), 제2 가상 전압 도체(LV32), 제1 부스팅 도체(LB31), 제2 부스팅 도체(LB32), 제1 스위치(TS31), 제2 스위치(TS32) 및 부스팅 구동기(110c)를 포함하여 구현될 수 있다. 제1 가상 전압 도체(LV31)와 제1 부스팅 도체(LB31)는 상호간에 용량성 결합되고, 제2 가상 전압 도체(LV32)와 제2 부스팅 도체(LB32)는 상호간에 용량성 결합된다. 제1 스위치(TS31)는 접지 전압(VSS) 및 제1 가상 전압 도체(LV31) 사이에 결합되어 제1 가상 전압 도체(LV31)의 플로팅 타이밍을 제어한다. 제2 스위치(TS32)는 전원 전압(VDD) 및 제2 가상 전압 도체(LV32) 사이에 결합되어 제2 가상 전압 도체(LV32)의 플로팅 타이밍을 제어한다. 부스팅 구동기(110c)는 제1 부스팅 도체(LB31) 및 제2 부스팅 도체(LB32)에 전력을 공급한다.

가상 전압 도체들(LV31, LV32)의 플로팅 타이밍과 부스팅 타이밍은 타이밍 제어 신호(TMC)에 의해 제어될 수 있고, 구동 신호(DRV)의 천이 타이밍은 입력 신호(IN)에 의해 제어될 수 있다. 이 경우 타이밍 제어 신호(TMC)와 입력 신호(IN)는 일정한 시간 간격을 두고 동기된(synchronized) 신호일 수 있다. 예를 들어, 도 9를 참조하여 후술하는 바와 같이, 타이밍 제어 신호(TMC)는 반도체 장치의 내부 클록 신호(ICK)이고 입력 신호(IN)는 상기 내부 클록 신호(ICK)에 동기된 신호일 수 있다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1000c)는 전하 펌프, 레벨 쉬프터와 같은 추가적인 구성을 구비하지 않고, 상호간에 용량성 결합된 제1 도체들(LV31, LB31) 및 제2 도체들(LV32, LB32)을 이용하여 음의 가상 접지 전압(VVSS) 및 양의 가상 전원 전압(VVDD)을 발생하고 이를 이용하여 구동 신호(DRV)의 전압 레벨을 강화함으로써 향상된 동작 속도를 갖는다.

도 8을 참조하면, 반도체 장치(1000d)는 가상 전력 공급부(100d), 구동 신호 발생기(300d) 및 구동기(500d)를 포함한다.

가상 전력 공급부(100d)는 접지 전압(VSS)을 부스팅하여 가상 접지 전압(VVSS)을 발생하고, 전원 전압(VDD)을 부스팅하여 가상 전원 전압(VVDD)을 발생한다. 구동 신호 발생기(300d)는 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 구동기(500d)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 부하(CL)를 구동한다.

가상 전력 공급부(100d)는 제1 가상 전압 도체(LV41), 제2 가상 전압 도체(LV42), 제1 부스팅 도체(LB41), 제2 부스팅 도체(LB42), 제1 스위치(TS41), 제2 스위치(TS42), 제1 부스팅 구동기(111d) 및 제2 부스팅 구동기(112d)를 포함하여 구현될 수 있다. 제1 가상 전압 도체(LV41)와 제1 부스팅 도체(LB41)는 상호간에 용량성 결합되고, 제2 가상 전압 도체(LV42)와 제2 부스팅 도체(LB42)는 상호간에 용량성 결합된다. 제1 스위치(TS41)는 접지 전압(VSS) 및 제1 가상 전압 도체(LV41) 사이에 결합되어 제1 가상 전압 도체(LV41)의 플로팅 타이밍을 제어한다. 제2 스위치(TS42)는 전원 전압(VDD) 및 제2 가상 전압 도체(LV42) 사이에 결합되어 제2 가상 전압 도체(LV42)의 플로팅 타이밍을 제어한다. 제1 부스팅 구동기(111d)는 제1 부스팅 도체(LB41)에 전력을 공급하고 제2 부스팅 구동기(112d)는 제2 부스팅 도체(LB42)에 전력을 공급한다.

도 7의 실시예에서는 제1 가상 전압 도체(LV31) 및 제2 가상 전압 도체(LV32)의 플로팅 타이밍과 부스팅 타이밍은 타이밍 제어 신호(TMC)에 의해 공통으로 제어되는 반면, 도 8의 실시예에서는 제1 가상 전압 도체(LV31) 및 제2 가상 전압 도체(LV32)의 플로팅 타이밍과 부스팅 타이밍은 서로 다른 제1 타이밍 제어 신호(TMC1) 및 제2 타이밍 제어 신호(TMC2)에 의해 각각 제어된다. 이때 입력 신호(IN)의 상승 에지는 제1 타이밍 제어 신호(TMC1)의 상승 에지에 동기되고 입력 신호(IN)의 하강 에지는 제2 타이밍 제어 신호(TMC2)의 하강 에지에 동기될 수 있다. 즉 부하(CL)의 충전 타이밍과 방전 타이밍을 서로 다른 신호들에 의해 독립적으로 제어함으로써 반도체 장치(1000d)의 동작 속도를 향상시킬 수 있다.

또한, 전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치(1000d)는 전하 펌프, 레벨 쉬프터와 같은 추가적인 구성을 구비하지 않고, 상호간에 용량성 결합된 제1 도체들(LV41, LB41) 및 제2 도체들(LV42, LB42)을 이용하여 음의 가상 접지 전압(VVSS) 및 양의 가상 전원 전압(VVDD)을 발생하고, 이를 이용하여 구동 신호(DRV)의 전압 레벨을 강화함으로써 더욱 향상된 동작 속도를 갖는다.

도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.

도 9를 참조하면, 반도체 메모리 장치(2000)는 메모리 셀 어레이(21), 가상 전력 공급부(100e) 및 워드 라인 구동 회로(22)를 포함한다. 반도체 메모리 장치(2000)는 행 디코더(XDEC)(23) 등의 주변 회로들을 더 포함할 수 있다.

메모리 셀 어레이(21)는 복수의 워드 라인들(WL0, WL1, WLm) 및 복수의 비트 라인들(BL0, BL1, BLn)에 결합된 복수의 메모리 셀들(MC)을 포함한다. 반도체 메모리 장치(21)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등의 휘발성 메모리 장치일 수도 있고 플래시 메모리(flash memory), 저항성 메모리(resistive memory) 등의 비휘발성 메모리 장치일 수도 있으며, 메모리 셀(MC)은 이에 따라 다양하게 구현될 수 있다. 워드 라인들(WL0, WL1, WLm)은 행 방향(X)으로 길게 신장되어 형성되고 비트 라인들(BL0, BL1, BLn)은 열 방향(Y)으로 길게 신장되어 형성될 수 있다.

가상 전력 공급부(100e)는 구동 전압을 부스팅하여 가상 전압을 발생한다. 전술한 바와 같이, 상기 구동 전압은 접지 전압(VSS) 및 전원 전압(VDD)을 포함하고, 가상 전력 공급부(100e)는 접지 전압(VSS) 및 전원 전압(VDD) 전압 중 적어도 하나를 부스팅하여 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD) 중 적어도 하나를 발생할 수 있다. 도 9에는 가상 전력 공급부(100e)가 접지 전압(VSS)을 부스팅하여 가상 접지 전압(VVSS)을 발생하는 실시예가 도시되어 있다.

가상 전력 공급부(100e)는 상호간에 용량성 결합된 도체들을 이용하여 가상 접지 전압(VVSS)을 발생할 수 있다. 도 9에 도시된 바와 같이, 상기 도체들은 메모리 셀 어레이(21)의 열 방향(Y)으로 길게 신장되어 형성된 금속 라인들(LVe, LB1e, LB2e)일 수 있다.

도 9를 참조하면, 일 실시예에서, 가상 전력 공급부(100e)는 가상 전압 라인(LVe), 부스팅 라인(LB1e, LB2e), 스위치(TS5) 및 부스팅 구동기(110e)를 포함하여 구현될 수 있다.

가상 전압 라인(LVe)은 메모리 셀 어레이(21)의 열 방향(Y)으로 길게 신장되어 형성되고 가상 접지 전압(VVSS)을 제공한다. 부스팅 라인(LB1e, LB2e)은 가상 전압 라인(LVe)과 용량성 결합되도록 가상 전압 라인(LVe)과 평행하게 형성된다. 스위치(TS5)는 접지 전압(VSS)과 가상 전압 라인(LVe) 사이에 결합되어 가상 전압 라인(LVe)의 플로팅 타이밍을 제어한다.

워드 라인 구동 회로(22)는 워드 라인들(WL0, WL1, WLm)의 각각을 구동하기 위한 복수의 구동 유닛(WDU)(400e)들을 포함하고, 각각의 구동 유닛(400e)은 구동 신호 발생기(300e) 및 워드 라인 구동기(500e)를 포함한다.

구동 신호 발생기(300e)는 가상 접지 전압(VVSS)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 워드 라인 구동기(500e)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 워드 라인(WL)을 구동한다.

전술한 바와 같이 가상 전압 라인(LVe)의 플로팅 타이밍과 부스팅 타이밍은 타이밍 제어 신호(TMC)에 의해 제어될 수 있고, 구동 신호(DRV)의 천이 타이밍은 입력 신호(IN)에 의해 제어될 수 있다. 도 9의 실시예에서, 타이밍 제어 신호(TMC)는 반도체 장치의 내부 클록 신호(ICK)이고 입력 신호(IN)는 행 디코더(23)로부터 제공되는 디코딩된 어드레스 신호(DRADD)일 수 있다. 행 디코더(23)는 내부 클록 신호(ICK)에 응답하여 행 어드레스(RADD)를 디코딩하여 디코딩된 어드레스 신호(DRADD)를 출력한다. 따라서 타이밍 제어 신호(TMC)에 해당하는 내부 클록 신호(ICK)와 입력 신호(IN)에 해당하는 디코딩된 어드레스 신호(DRADD)는 일정한 시간 간격을 두고 동기된(synchronized) 신호일 수 있다.

반도체 메모리 장치의 동작 속도는 점진적으로 증가하고 있으며, 워드 라인 구동 회로(22)는 고속 동작의 장애가 되는 병목(bottle neck) 회로들 중 하나에 해당한다. 워드 라인 구동 회로(22)는 행 디코더(23)에 의해 출력되는 복수 비트의 디코딩된 어드레스 신호(DRADD)가 게이트되어 한 개의 워드 라인만 인에이블시키는 구조이다. 이러한 구조에서 인에이블 되지 않는 워드 라인 구동기들(500e)은 고용량성 기생 부하(HCL; high-capacitive parasitic load)가 되어, 워드 라인 구동의 지연 요소로 영향을 미치게 된다.

이러한 워드 라인 구동의 속도를 개선하고자 본 발명의 일 실시예에 따른 반도체 메모리 장치(2000)는, 워드 라인 구동기(500e) 바로 전단에 위치하는 구동 신호 발생기(300e)의 전원을 워드 라인 구동기(500e)의 접지 전압(VSS)과 분리하고, 접지 전압(VSS)을 적절한 타이밍에 음의 전압 레벨로 부스팅하여 가상 접지 전압(VVSS)을 발생하고, 이러한 가상 접지 전압(VVSS)을 구동 신호 발생기(300e)의 게이트 전압으로 인가하여 워드 라인의 인에이블 시간을 단축할 수 있다.

도 10은 도 9의 반도체 메모리 장치에 포함된 워드 라인 구동 유닛의 일 예를 나타내는 회로도이다.

도 10을 참조하면, 각각의 워드 라인 구동 유닛(400e)은 구동 신호 발생기(300e) 및 워드 라인 구동기(500e)를 포함한다.

일 실시예에서, 구동 신호 발생기(300e)는 제1 PMOS 트랜지스터(PM1), 제2 PMOS 트랜지스터(PM2), 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)를 포함하는 낸드 게이트(NAND gate)의 형태로 구현될 수 있다. 워드 라인 구동기(500e)는 제3 PMOS 트랜지스터(PM3) 및 제3 NMOS 트랜지스터(NM3)를 포함하는 인버터의 형태로 구현될 수 있다.

제1 PMOS 트랜지스터(PM1) 제1 NMOS 트랜지스터(NM1)의 게이트들에는 상위 어드레스 비트 신호(HA)가 인가되고, 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)의 게이트들에는 하위 어드레스 비트 신호(XA)가 인가되어, 구동 신호 발생기(300e)는 상위 어드레스 비트 신호(HA) 및 하위 어드레스 비트 신호(XA)를 낸드 연산하여 구동 신호(DRV)를 발생한다.

행 디코더(23)가 내부 클록 신호(ICK)에 동기하여 행 어드레스 신호(RADD)를 디코딩하여 하위 어드레스 비트 신호(XA)를 논리 로우 레벨에서 논리 하이 레벨로 구동하는 동안 반전 클록 신호(ICKb)는 논리 하이 레벨에서 논리 로우 레벨로 천이하고 부스팅 라인(LB1e, LB2e)은 접지 전압(VSS)으로 방전된다. 이 때 가상 전압 라인(LVe)은 플로팅되어 있기 때문에, 부스팅 라인(LB1e, LB2e)과의 용량성 결합으로 인해 가상 전압 라인(LVe)은 음의 전압 레벨로 부스팅된다.

이렇게 형성된 가상 전압 라인(LVe)의 가상 접지 전압(VVSS)은 워드 라인이 구동되는 순간에 워드 라인 구동기(500e) 바로 전단에 위치한 구동 신호 발생기(300e)의 소스 전압이 됨과 동시에 워드 라인 구동기(500e)의 게이트 전압, 즉 구동 신호(DRV)의 전압이 된다. 이와 같이 강화된 전압 레벨을 갖는 구동 신호(DRV)를 이용하여 워드 라인을 전압을 전원 전압(VDD)으로 빠르게 인에이블시킬 수 있다.

이와 같이, 고용량성 부하에 해당하는 워드 라인을 구동함에 있어서, 워드 라인 구동기(500e)의 바로 전단에 위치하는 구동 신호 발생기(300e)의 전원으로 이용되는 가상 접지 전압(VVSS)을 적절한 타이밍에 부스팅함으로써 워드 라인의 구동 시간을 단축할 수 있다. 이러한 워드 라인 구동 시간의 단축은 가상 접지 전압(VVSS)의 부스팅 전압 레벨(-Vb)에 따라 달라지게 되는데, 부스팅 전압 레벨(-Vb)은 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스에 영향을 받는다.

도 11은 도 9의 반도체 메모리 장치의 동작 특성을 나타내는 도면이다.

도 11에서, 첨자 1은 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스가 첨자 2의 경우보다 상대적으로 작은 경우를 나타내고, 첨자 3은 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스가 첨자 2의 경우보다 상대적으로 큰 경우를 나타낸다.

도 11을 참조하면, 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스가 증가할수록 가상 접지 전압(VVSS1, VVSS2, VVSS3)의 전압 레벨이 낮아지고, 이에 따라 구동 신호(DRV1, DRV2, DRV3)의 전압 레벨이 더 빠르게 더 낮은 전압 레벨로 천이한다. 결과적으로 워드 라인의 전압(VWL1, VWL2, VWL3)은 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스가 증가할수록 빠르게 인에이블됨을 알 수 있다.

도 12는 본 발명의 일 실시예에 따른 반도체 장치의 배선 레이아웃을 나타내는 도면이다.

도 12에는 반도체 기판 상부의 금속 배선층에 형성되는 금속 라인들의 레이아웃이 예시되어 있다. 이러한 금속 라인들은 어드레스 라인들(LA1, LA2, LA3, LA4), 전원 전압 라인(LVDD), 접지 전압 라인(LVSS1, LVSS2), 부스팅 라인(LB1e, LB2e), 가상 전압 라인(LVe) 등을 포함할 수 있다.

전술한 바와 같이, 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링 커패시턴스를 증가시키기 위하여, 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe)은 메모리 셀 어레이의 열 방향(Y)으로 길게 신장되어 형성되고 상호간에 용량성 결합될 수 있다.

커플링 커패시턴스를 효율적으로 증가시키기 위하여, 부스팅 라인은 가상 전압 라인(LVe)을 둘러싸도록 양쪽에 형성된 제1 부스팅 라인(LB1e) 및 제2 부스팅 라인(LB2e)을 포함할 수 있다. 또한 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe)을 포함하는 가상 전력 공급부의 전기적 차폐를 위하여, 가상 전압 라인(LVe) 및 부스팅 라인(LB1e, LB2e)을 둘러싸도록 접지 전압 라인들(LVSS1, LVSS2)이 형성될 수 있다.

이러한 전기적 차폐는 부스팅 라인(LVe)과 주위의 기생 커패시턴스의 영향을 줄임으로써 결과적으로 부스팅 라인(LB1e, LB2e)과 가상 전압 라인(LVe) 사이의 커플링을 증대시키는 효과가 있다.

도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.

도 13을 참조하면, 반도체 메모리 장치(3000)는 메모리 셀 어레이(31), 제1 가상 전력 공급부(100f), 제2 가상 전력 공급부(100g) 및 워드 라인 구동 회로(32)를 포함한다. 반도체 메모리 장치(3000)는 행 디코더(XDEC)(33) 등의 주변 회로들을 더 포함할 수 있다.

메모리 셀 어레이(31)는 복수의 워드 라인들(WL0, WL1, WLm) 및 복수의 비트 라인들(BL0, BL1, BLn)에 결합된 복수의 메모리 셀들(MC)을 포함한다. 반도체 메모리 장치(31)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등의 휘발성 메모리 장치일 수도 있고 플래시 메모리(flash memory), 저항성 메모리(resistive memory) 등의 비휘발성 메모리 장치일 수도 있으며, 메모리 셀(MC)은 이에 따라 다양하게 구현될 수 있다. 워드 라인들(WL0, WL1, WLm)은 행 방향(X)으로 길게 신장되어 형성되고 비트 라인들(BL0, BL1, BLn)은 열 방향(Y)으로 길게 신장되어 형성될 수 있다.

제1 가상 전력 공급부(100f) 및 제2 가상 전력 공급부(100g)는 구동 전압을 부스팅하여 가상 전압을 발생한다. 전술한 바와 같이, 상기 구동 전압은 접지 전압(VSS) 및 전원 전압(VDD)을 포함하고, 제1 가상 전력 공급부(100f)는 접지 전압(VSS)을 부스팅하여 가상 접지 전압(VVSS)를 발생하고 제2 가상 전력 공급부(100g)는 전원 전압(VDD)을 부스팅하여 가상 전원 전압(VVDD)을 발생한다. 즉 도 13에는 접지 전압(VSS) 및 전원 전압(VDD)을 각각 부스팅하여 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD)을 모두 발생하는 실시예가 도시되어 있다.

제1 가상 전력 공급부(100f) 및 제2 가상 전력 공급부(100g)는 상호간에 용량성 결합된 도체들을 이용하여 가상 접지 전압(VVSS) 및 가상 전원 전압(VVDD)을 발생할 수 있다. 도 13에 도시된 바와 같이, 상기 도체들은 메모리 셀 어레이(21)의 열 방향(Y)으로 길게 신장되어 형성된 금속 라인들(LVe, LB1e, LB2e)일 수 있다.

도 13을 참조하면, 제1 가상 전력 공급부(100f)는 제1 가상 전압 라인(LVf), 제1 부스팅 라인(LB1f, LB2f), 제1 스위치(TS6) 및 제1 부스팅 구동기(110f)를 포함하여 구현될 수 있다. 제2 가상 전력 공급부(100g)는 제2 가상 전압 라인(LVg), 제2 부스팅 라인(LB1g, LB2g), 제2 스위치(TS7) 및 제2 부스팅 구동기(110g)를 포함하여 구현될 수 있다.

제1 가상 전압 라인(LVf)은 메모리 셀 어레이(31)의 열 방향(Y)으로 길게 신장되어 형성되고 제1 가상 접지 전압(VVSS)을 제공한다. 제1 부스팅 라인(LB1f, LB2f)은 가상 전압 라인(LVf)과 용량성 결합되도록 제1 가상 전압 라인(LVf)과 평행하게 형성된다. 제1 스위치(TS6)는 접지 전압(VSS)과 제1 가상 전압 라인(LVf) 사이에 결합되어 제1 가상 전압 라인(LVf)의 플로팅 타이밍을 제어한다.

제2 가상 전압 라인(LVg)은 메모리 셀 어레이(31)의 열 방향(Y)으로 길게 신장되어 형성되고 가상 전원 전압(VVDD)을 제공한다. 제2 부스팅 라인(LB1g, LB2g)은 제2 가상 전압 라인(LVg)과 용량성 결합되도록 제2 가상 전압 라인(LVg)과 평행하게 형성된다. 제2 스위치(TS7)는 전원 전압(VDD)과 제2 가상 전압 라인(LVg) 사이에 결합되어 제2 가상 전압 라인(LVg)의 플로팅 타이밍을 제어한다.

워드 라인 구동 회로(32)는 워드 라인들(WL0, WL1, WLm)의 각각을 구동하기 위한 복수의 구동 유닛(WDU)(400f)들을 포함하고, 각각의 구동 유닛(400f)은 구동 신호 발생기(300f) 및 워드 라인 구동기(500f)를 포함한다.

구동 신호 발생기(300f)는 가상 접지 전압(VVSS) 및 가상 전원 전압(VDD)에 기초하여 전압 레벨이 강화된 구동 신호(DRV)를 발생한다. 워드 라인 구동기(500f)는 전원 전압(VDD), 접지 전압(VSS) 및 구동 신호(DRV)에 기초하여 워드 라인(WL)을 구동한다.

도 14는 도 13의 반도체 메모리 장치에 포함된 워드 라인 구동 유닛의 일 예를 나타내는 회로도이다.

도 14를 참조하면, 각각의 워드 라인 구동 유닛(400f)은 버퍼(320f), 구동 신호 발생기(300f) 및 워드 라인 구동기(500f)를 포함한다.

일 실시예에서, 구동 신호 발생기(300f)는 입력 신호(IN)를 반전하여 구동 신호(DRV)를 발생하는 인버터의 형태로 구현될 수 있다. 워드 라인 구동기(500e)는 PMOS 트랜지스터(PM4) 및 NMOS 트랜지스터(NM4)를 포함하는 인버터의 형태로 구현될 수 있다.

버퍼(320)는 상위 어드레스 비트 신호(HA), 하위 어드레스 비트 신호(XA) 및 워드 라인 디스에이블 신호(WLDIS)에 기초하여 입력 신호(IN)의 천이 타이밍을 제어할 수 있다. 워드 라인의 인에이블 시간뿐만 아니라 디스에이블 시간도 단축할 필요가 있는 경우에는 도 14에 도시된 바와 같이 워드 라인 디스에이블 신호(WLDIS)를 이용하여 구동 신호(DRV)의 하강 에지의 타이밍을 독립적으로 제어할 수 있다. 이 경우 도 13의 제1 가상 전력 공급부(100f) 및 제2 가상 전력 공급부(100g)는 동일한 타이밍 제어 신호(ICK)가 아닌 서로 다른 신호들에 의해서 독립적으로 제어되는 것이 요구된다.

이와 같이, 고용량성 부하에 해당하는 워드 라인을 구동함에 있어서, 워드 라인 구동기(500f)의 바로 전단에 위치하는 구동 신호 발생기(300f)의 전원으로 이용되는 가상 접지 전압(VVSS)을 적절한 타이밍에 부스팅함으로써 워드 라인의 인에이블 시간을 단축할 수 있다. 또한 구동 신호 발생기(300f)의 전원으로 이용되는 가상 전원 전압(VVDD)을 적절한 타이밍에 부스팅함으로써 워드 라인의 디스에이블 시간을 단축할 수 있다.

도 15는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 도면이다.

도 15를 참조하면, 반도체 장치(4000)는 제1 내부 전원 라인(43, 45), 제2 내부 전원 라인(44, 46), 구동 신호 발생기(241) 및 부하 구동기(243)를 포함할 수 있다. 반도체 장치(4000)는 부하 구동기(243)의 후단에 연결되어 출력 신호(Q2)를 발생하는 출력 버퍼(245)를 더 포함할 수 있고, 외부 전원 라인(41, 42)을 통하여 전원을 공급받을 수 있다.

제1 내부 전원 라인(43, 45)은 구동 전압을 제공하고, 제2 내부 전원 라인(44, 46)은 게이트 전압을 제공한다. 상기 구동 전압은 반도체 장치(4000)의 전원 전압(VDD) 및 접지 전압(VSS)을 포함할 수 있고, 상기 게이트 전압은 게이트 전원 전압(GVDD) 및 게이트 접지 전압(GVSS)을 포함할 수 있다.

구동 신호 발생기(241)는 제2 내부 전원 라인(44, 46)을 통하여 인가되는 게이트 전압(GVDD, GVSS)에 기초하여 구동 신호(Q0)를 발생한다. 구동 신호 발생기(241)는 수신된 입력 신호(A1)에 응답하여 구동 신호(Q0)를 발생할 수 있다. 한편 부하 구동기(243)는 제1 내부 전원 라인(43, 45)을 통하여 인가되는 구동 전압(VDD, VSS) 및 구동 신호(Q0)에 기초하여 부하(CL)를 구동한다. 도 15에는 편의상 하나의 구동 신호 발생기(241) 및 하나의 부하 구동기(243)만을 도시하였으나 반도체 장치(4000)는 도 15에 도시한 것과 동일한 전원 공급 경로를 갖는 복수의 구동 신호 발생기 및 복수의 부하 구동기들을 포함할 수 있다. 이에 대해서는 도 21을 참조하여 후술한다.

본 발명의 실시예들에서, 제1 내부 전원 라인(43, 45) 및 제2 내부 전원 라인(44, 46)은 반도체 장치(4000)에 전원을 공급하는 외부 전원 라인(41, 42)의 서로 다른 노드들에 연결된다. 외부 전원 라인(41, 42)는 외부 구동 전압(EVDD, EVSS)을 제공한다. 예를 들어, 전원 전압 라인(43)은 외부 전원 전압 라인(41) 상의 제1 노드(N1)에 연결되고, 게이트 전원 전압 라인(44)은 외부 전원 전압 라인(41) 상의 제2 노드(N2)에 연결될 수 있다. 마찬가지로 접지 전압 라인(45)은 외부 접지 전압 라인(42) 상의 제3 노드(N3)에 연결되고, 게이트 접지 전압 라인(46)은 외부 접지 전압 라인(42) 상의 제4 노드(N4)에 연결될 수 있다.

반도체 장치의 동작은 전원 라인의 전압 강하(IR-drop)를 유발하게 되고, 이러한 전압 강하는 반도체 장치의 외부 전원 전압(41)을 통해 인가되는 전압보다 작은 내부 전원 전압(VDD) 및 외부 접지 전압 라인(42)을 통해 인가되는 전압보다 큰 내부 접지 전압(VSS)을 유발하여 반도체 장치의 속도 감소, 신뢰성 감소 등의 문제를 일으키게 된다.

이러한 문제를 해결하기 위하여, 본 발명의 실시예들에 따른 반도체 장치(4000)는 큰 부하를 구동하는 부하 구동기(243)와 그 전단에 위치하고 상대적으로 작은 부하를 구동하는 구동 신호 발생기(241)의 전원 공급 경로를 분리함으로써, 부하 구동기(243)에 의한 전압 강하가 구동 신호 발생기(241)에 미치는 영향을 감소시킬 수 있다. 결과적으로 구동 신호 발생기(241)의 출력인 구동 신호(Q0)의 전압 레벨을 강화함으로써 부하 구동기(245)의 구동 능력을 향상시킬 수 있다.

도 16은 도 15의 반도체 장치와 비교하기 위한 다른 반도체 장치의 일 예를 나타내는 도면이고, 도 17은 도 16의 반도체 장치의 전압 특성을 설명하기 위한 도면이다.

도 16을 참조하면, 반도체 장치(5000)는 내부 전원 라인(51, 52), 구동 신호 발생기(251) 및 부하 구동기(253)를 포함할 수 있다. 반도체 장치(5000)는 부하 구동기(253)의 후단에 연결되어 출력 신호(Q2)를 발생하는 출력 버퍼(255)를 더 포함할 수 있다. 구동 신호 발생기(251), 부하 구동기(253) 및 출력 버퍼(255)는 각각 하나의 PMOS 트랜지스터(P51, P52, P53) 및 하나의 PMOS 트랜지스터(N51, N52, N53)를 포함하는 인버터 형태로 구현될 수 있다.

내부 전원 라인(51, 52)은 구동 전압을 제공하고, 상기 구동 전압은 반도체 장치(5000)의 전원 전압(VDD) 및 접지 전압(VSS)을 포함할 수 있다.

구동 신호 발생기(251)는 내부 전원 라인(51, 52)을 통하여 인가되는 구동 전압(VDD, VSS)에 기초하여 구동 신호(Q0)를 발생한다. 구동 신호 발생기(251)는 수신된 입력 신호(A1)에 응답하여 구동 신호(Q0)를 발생할 수 있다. 부하 구동기(253)는 내부 전원 라인(51, 52)을 통하여 인가되는 구동 전압(VDD, VSS) 및 구동 신호(Q0)에 기초하여 부하(CL)를 구동한다. 도 16에는 편의상 하나의 구동 신호 발생기(251) 및 하나의 부하 구동기(253)만을 도시하였으나 반도체 장치(5000)는 도 16에 도시한 것과 동일한 전원 공급 경로를 갖는 복수의 구동 신호 발생기 및 복수의 부하 구동기들을 포함할 수 있다.

외부 전원 라인으로부터 공급되는 전원은 파워 게이트를 통하거나 직접 내부 전원 라인(51, 52)으로 전달되어 반도체 장치(5000)의 전원으로 이용된다. 이 경우, 반도체 장치(5000)의 내부적으로 존재하는 저항으로 인해서, 내부 전원 라인(51, 52)의 바운싱(Power-line bouncing), 즉 각각의 내부 전원 라인(51, 52)의 전압 강하(IR-drop)가 발생하게 된다. 도 17은 이러한 전압 강하에 대한 개념적인 타이밍도를 나타내고 있다.

부하 구동기(253)의 출력 전압(Q1)이 천이하는데 걸리는 시간이 전체 회로의 성능에 중요한 영향을 미치는 것을 고려할 때, 최악의 경우를 고려하여 큰 용량의 부하를 신속하게 구동할 수 있도록 부하 구동기(253)의 사이즈를 증가할 수 있다. 그러나 이와 같이 부하 구동기(253)의 사이즈를 증가시키더라도 반도체 장치(4000)의 성능은 포화되어 동작 속도를 크게 증가하는 것은 곤란하다. 이는 부하 구동기(253)의 사이즈 증가에 따른 전원 라인의 전압 강하로 설명할 수 있다.

도 17에 도시된 바와 같이, 입력 신호(A1)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때, 용량이 큰 부하(CL)를 로우 레벨에서 하이 레벨로 충전함에 따라 내부 전원 전압 라인(51)의 전압 강하가 발생하고 내부 전원 전압(VDD)이 일시적으로 감소되는 바운싱이 나타난다.

마찬가지로, 입력 신호(A1)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때, 용량이 큰 부하(CL)를 하이 레벨에서 로우 레벨로 방전함에 따라 접지 전압 라인(52)의 전압 강하가 발생하고 접지 전압(VSS)이 일시적으로 증가하는 바운싱이 나타난다.

이와 같이 용량이 큰 부하(CL)의 구동에 의해 전압 강하가 발생한 전원 라인(51, 52)을 다른 회로의 전원 라인으로 이용하게 되면 전체적으로 반도체 장치(5000)의 성능이 떨어지게 된다. 이러한 전압 강하(V)는 V=IR의 식에서 알 수 있듯이, 반도체 장치(5000)가 동작할 때 발생하는 전류(I)와 전원 라인의 저항값(R)에 의해 결정된다.

전압 강하를 줄이기 위해서 동작 전류(I)를 줄이거나, 전원 라인의 저항값(R)을 줄이는 방법이 있다. 구체적으로, 동작 전류(I)를 줄이기 위하여 부하(CL)의 커패시턴스를 줄이거나 전원 라인(51, 52)에 공통으로 연결되어 동시에 동작되는 회로의 개수를 줄이는 방법이 있다. 또한, 외부 전원 라인으로부터 반도체 장치(5000)로 회로로 들어가는 내부 전원 라인(51, 52)을 Mesh 형태로 배치함으로써 전원 라인(51, 52)의 저항값(R)을 줄일 수 있다. 그러나 이러한 방법들은 회로 설계의 복잡성을 증가시키고 레이아웃 면적의 마진을 감소시키기 때문에 일정한 한계가 있다.

전술한 바와 같이, 본 발명의 실시예들에서, 제1 내부 전원 라인(43, 45) 및 제2 내부 전원 라인(44, 46)은 반도체 장치(4000)에 전원을 공급하는 외부 전원 라인(41, 42)의 서로 다른 노드들에 연결된다.

따라서 본 발명의 실시예들에 따른 도 15의 반도체 장치(4000)는, 상기 종래의 방법으로 충분히 최적화되었다는 가정에서, 비교적 큰 부하를 구동하는 부하 구동기(243)와 바로 전단에 위치하는 구동 신호 발생기(241)의 전원 공급 경로를 분리함으로써 전압 강하에 의한 영향을 감소하여 반도체 장치(4000)의 성능이 향상될 수 있다.

도 18은 도 15의 반도체 메모리 장치의 동작 특성을 나타내는 도면이다.

도 18에는 도 16의 반도체 장치(5000)에서의 접지 전압(VSSa), 전원 전압(VDDa), 구동 신호(Q0a), 부하 전압(Q1a) 및 출력 신호(Q2a)가 도시되어 있으며, 본 발명의 실시예들에 따른 도 15의 반도체 장치(4000)에서의 접지 전압(VSSb), 전원 전압(VDDb), 게이트 접지 전압(GVSS), 게이트 전원 전압(GVDD), 구동 신호(Q0b), 부하 전압(Q1b) 및 출력 신호(Q2b)가 도시되어 있다.

본 발명의 실시예들에 따라서 게이트 접지 전압(GVSS) 및 게이트 전원 전압(GVDD)을 공급하기 위한 제2 내부 전원 라인(44, 46)을 구비하는 경우에는, 출력 신호의 출력 시간이 단축됨을 알 수 있다. 즉 본 발명의 실시예들에 따른 출력 신호(Q2b)는 도 16의 출력 신호(Q2a)보다 신속하게 전달된다. 예를 들어, 내부적으로 약 80mV의 전압 강하가 발생한다고 가정할 때, 약 14％ 정도의 전송 지연을 감소할 수 있다.

도 19는 도 15의 반도체 장치의 배선 레이아웃의 일 예를 나타내는 도면이다.

도 19에는 반도체 기판에 형성되는 트랜지스터 등을 포함하는 능동 회로 영역(20) 및 상기 반도체 기판 상부의 복수의 금속층들에 형성되는 배선 영역(40)이 개념적으로 도시되어 있다.

도 19를 참조하면 배선 영역(40)에는 행 방향으로 신장된 전압 라인들과 열 방향으로 신장된 전압 라인들이 형성된다. 도 15 및 도 19를 참조하면, 내부 전원 전압(VDD)은 행 방향으로 신장된 내부 전원 전압 라인(43c)에서 분기되고 열 방향으로 신장된 내부 전원 전압 라인들(43a, 43b)을 통하여 능동 회로 영역(20)에 제공될 수 있다. 내부 접지 전압(VSS)은 행 방향으로 신장된 내부 접지 전압 라인(45c)에서 분기되고 열 방향으로 신장된 내부 접지 전압 라인들(45a, 45b)을 통하여 능동 회로 영역(20)에 제공될 수 있다. 게이트 전원 전압(GVDD)은 행 방향으로 신장된 게이트 전원 전압 라인(44c)에서 분기되고 열 방향으로 신장된 게이트 전원 전압 라인들(44a, 44b)을 통하여 능동 회로 영역(20)에 제공될 수 있다. 게이트 접지 전압(GVSS)은 행 방향으로 신장된 게이트 접지 전압 라인(46c)에서 분기되고 열 방향으로 신장된 게이트 접지 전압 라인들(46a, 46b)을 통하여 능동 회로 영역(20)에 제공될 수 있다.

횡 방향으로 신장된 전압 라인들(43c,44c, 45c, 46c)은 제1 금속층에 형성되고, 전술한 바와 같이 외부 전압 라인들의 서로 다른 노드들에 연결될 수 있다. 열 방향으로 신장된 전압 라인들(43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b)은 상기 제1 금속층 하부의 제2 금속층에 형성되고, 비아(Via)와 같은 수직 컨택(50)들을 통하여 제1 금속층에 형성된 금속 라인들과 각각 연결될 수 있다.

능동 회로 영역(20)에는 전술한 구동 신호 발생 회로(241a) 및 부하 구동기(243a) 등의 능동 소자들이 형성된다. 비교적 큰 용량의 부하(CL)를 구동하는 부하 구동기(243a)는 전원 전압(VDD) 및 접지 전압(VSS)을 제공하는 라인들(43a, 45a)을 통하여 전원을 공급받고, 상대적으로 작은 부하(C1)를 구동하는 구동 신호 발생기(241a)는 게이트 전원 전압(GVDD) 및 게이트 접지 전압(GVSS)을 제공하는 라인들(44a, 46a)을 통하여 전원을 공급받는다.

도 19에 도시된 바와 같이, 구동 전압(VDD, VSS)을 제공하는 제1 내부 전원 라인(43a, 43b, 43c, 45a, 45b, 45c)은 게이트 전압(GVDD, GVSS)을 제공하는 제2 내부 전원 라인(44a, 44b, 44c, 46a, 46b, 46c)보다 작은 저항을 갖도록, 제1 내부 전원 라인(43a, 43b, 43c, 45a, 45b, 45c)의 단면적이 제2 내부 전원 라인(44a, 44b, 44c, 46a, 46b, 46c)의 단면적보다 클 수 있다.

이와 같이, 고용량성 부하(CL)를 구동하는 부하 구동기(243a)는 상대적으로 두꺼운 라인으로 라우팅하고 그 바로 전단의 구동 신호 발생기(241a)는 상대적으로 얇은 라인으로 라우팅함으로써, 부하 구동기(243a)의 구동 동작에 기인한 전원 라인의 전압 강하가 구동 신호 발생기(241a)에 미치는 영향을 감소시킬 수 있다.

도 20은 도 15의 반도체 장치의 배선 레이아웃의 다른 예를 나타내는 도면이다.

도 20에는 반도체 기판에 형성되는 트랜지스터 등을 포함하는 능동 회로 영역(20) 및 상기 반도체 기판 상부의 복수의 금속층들에 형성되는 배선 영역(40)이 개념적으로 도시되어 있다.

도 20을 참조하면, 내부 전원 전압(VDD) 및 내부 접지 전압(VSS)은 열 방향으로 신장된 제1 내부 전원 라인들(43d, 45d)을 통하여 능동 회로 영역(20)에 제공될 수 있다. 제1 게이트 전압(GVDD1, GVSS1)은 열 방향으로 신장된 제1 게이트 전압 라인들(44d, 46d)을 통하여 능동 회로 영역(20)에 제공될 수 있다. 제2 게이트 전압(GVDD2, GVSS2)은 열 방향으로 신장된 제2 게이트 전압 라인들(47d, 48d)을 통하여 능동 회로 영역(20)에 제공될 수 있다.

도 19의 실시예와는 다르게, 도 20의 실시예에서는 게이트 전압을 제공하는 제2 내부 전원 라인이, 제1 게이트 전압 라인들(44d, 46d) 및 제2 게이트 전압 라인들(47d, 48d)로 세분화되어 있다.

능동 회로 영역(20)에는 전술한 구동 신호 발생 회로(241d) 및 부하 구동기(243d), 버퍼(242d) 등의 능동 소자들이 형성된다. 비교적 큰 용량의 부하(CL)를 구동하는 부하 구동기(243d)는 전원 전압(VDD) 및 접지 전압(VSS)을 제공하는 라인들(43d, 45d)을 통하여 전원을 공급받고, 상대적으로 작은 부하(C1)를 구동하는 구동 신호 발생기(241d)는 제1 게이트 전원 전압(GVDD1) 및 제1 게이트 접지 전압(GVSS1)을 제공하는 제1 게이트 전압 라인들(44d, 46d)을 통하여 전원을 공급받는다.

이때, 구동 신호 발생기(241d)의 전단에 위치하는 버퍼(242d)가 바라보는 커패시턴스(C2)가 여전히 크고 제1 게이트 전압 라인들(44d, 46d)의 저항값이 커서 전압 강하를 일으키는 경우, 구동 신호 발생기(241d)와 버퍼(242d)의 전원 공급 경로도 분리할 수 있다. 버퍼(242d)는 제2 게이트 전원 전압(GVDD2) 및 제2 게이트 접지 전압(GVSS2)을 제공하는 제2 게이트 전압 라인들(44a, 46a)을 통하여 전원을 공급받을 수 있다.

도 20에 도시된 바와 같이, 구동 전압(VDD, VSS)을 제공하는 제1 내부 전원 라인(43d, 45d)은 제1 게이트 전압(GVDD1, GVSS1)을 제공하는 제1 게이트 전압 라인(44d, 46d)보다 작은 저항을 갖도록, 제1 내부 전원 라인(43d, 45d)의 단면적이 제1 게이트 전압 라인(44d, 46d)의 단면적보다 클 수 있다. 마찬가지로 제1 게이트 전압(GVDD1, GVSS1)을 제공하는 제1 게이트 전압 라인(44d, 46d)은 제2 게이트 전압(GVDD2, GVSS2)을 제공하는 제2 게이트 전압 라인(47d, 48d)보다 작은 저항을 갖도록, 제1 게이트 전압 라인(44d, 46d)의 단면적이 제2 게이트 전압 라인(47d, 48d)의 단면적보다 클 수 있다.

이와 같이, 전원 공급 경로를 분리하고 세분화함으로써 전단의 회로에 의한 전원 라인상의 전압 강하가 후단의 회로에 미치는 영향을 감소시킬 수 있다.

도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.

도 21을 참조하면, 반도체 메모리 장치(6000)는 메모리 셀 어레이(61), 워드 라인 구동 회로(62), 행 디코더(63), 입출력 회로(64)를 포함하여 구현될 수 있다.

메모리 셀 어레이(61)는 복수의 워드 라인들(WL0, WL1, WLm) 및 복수의 비트 라인들(BL0, BL1, BLn)에 결합된 복수의 메모리 셀들(MC)을 포함한다. 반도체 메모리 장치(61)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등의 휘발성 메모리 장치일 수도 있고 플래시 메모리(flash memory), 저항성 메모리(resistive memory) 등의 비휘발성 메모리 장치일 수도 있으며, 메모리 셀(MC)은 이에 따라 다양하게 구현될 수 있다. 워드 라인들(WL0, WL1, WLm)은 행 방향으로 길게 신장되어 형성되고 및 비트 라인들(BL0, BL1, BLn)은 열 방향으로 길게 신장되어 형성될 수 있다.

워드 라인 구동 회로(62)는 워드 라인들(WL0, WL1, WLm)의 각각을 구동하기 위한 복수의 구동 유닛들을 포함하고, 상기 각각의 구동 유닛은 구동 신호 발생기(82) 및 워드 라인 구동기(72)를 포함한다. 행 디코더(63)는 어드레스 라인들(AL0, AL1, ALs)의 각각을 구동하기 위한 복수의 구동 유닛들을 포함하고, 상기 각각의 구동 유닛은 구동 신호 발생기(83) 및 디코더 구동기(73)를 포함한다. 입출력 회로(64)는 비트 라인들(BL0, BL1, BLn)의 각각을 구동하기 위한 복수의 구동 유닛들을 포함하고, 상기 각각의 구동 유닛은 구동 신호 발생기(84) 및 비트 라인 구동기(74)를 포함한다. 또한 입출력 회로(64)는 복수의 출력 라인들(IOL0, IOL1, IOLk)의 각각을 구동하기 위한 복수의 구동 유닛들을 포함하고, 상기 각각의 구동 유닛들은 구동 신호 발생기(85) 및 출력 구동기(75)를 포함한다.

도 15를 참조하여 전술한 바와 같이, 고용량성 부하를 직접 구동하는 워드 라인 구동기(72), 디코더 구동기(73), 비트 라인 구동기(84) 및/또는 출력 구동기(75)는 구동 전압(VDD, VSS)을 제공하는 제1 내부 전원 라인(43, 45)에 연결되어 전원을 공급받고, 그 전단에 위치하는 구동 신호 발생기들(82, 83, 84, 85)은 게이트 전압(GVDD, GVSS)을 제공하는 제2 내부 전원 라인(44, 46)에 연결되어 전원을 공급받을 수 있다. 제1 내부 전원 라인(43, 45) 및 제2 내부 전원 라인(44, 46)은 반도체 장치(4000)에 전원을 공급하는 외부 전원 라인(41, 42)의 서로 다른 노드들에 연결된다.

이와 같이, 고용량성 부하를 구동기들(72, 73, 74, 75)과 그 전단에 위치하는 구동 신호 발생기들(82, 83, 84, 85)의 전원 공급 경로를 분리함으로써, 전원 공급 라인의 전압 강하에 의한 반도체 메모리 장치(6000)의 성능 저하를 감소할 수 있다.

도 22는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 22를 참조하면, 반도체 장치(7000)는 더미 파워 다이오드(PD0), 더미 리텐션 회로(DRET)(700), 하나 이상의 파워 트랜지스터들(PD1, PDn) 및 하나 이상의 리텐션 회로들(RET1, RETn)(701, 702)을 포함한다.

더미 파워 다이오드(PD0)는 전원 전압(VDD)을 제공하기 위한 전원 전압 라인(710)과 게이트 전압(GVDD)을 제공하는 게이트 전압 라인(730) 사이에 결합되고, 상기 게이트 전압 라인(730)에 게이트가 연결된다. 더미 리텐션 회로(700)는 게이트 전압 라인(730)과 접지 전압(VSS)을 제공하는 접지 전압 라인(720) 사이에 결합된다. n개의(n은 1이상의 정수) 파워 다이오드들(PD1, PDn)은 전원 전압 라인(710)과 가상 전원 전압(VVDD)을 제공하는 가상 전원 전압 라인(740) 사이에 결합되고, 게이트 전압 라인(730)에 게이트가 연결된다. n개의 리텐션 회로들(701, 702)은 가상 전원 전압 라인(740)과 접지 전압 라인(720) 사이에 결합된다.

반도체 장치(7000)는 전원 전압 라인(710)과 가상 전원 전압 라인(740) 사이에 결합된 파워 스위치(PS)를 더 포함할 수 있다. 파워 스위치(PS)는 스위치 신호(SW)에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터를 포함하여 구현될 수 있다. 예를 들어, 스위치 신호(SW)가 논리 로우 레벨인 경우에는 반도체 장치(7000)의 정상 동작 모드에 해당하고, 스위치 신호(SW)가 논리 하이 레벨인 경우에는 반도체 장치(7000)의 파워다운 모드에 해당할 수 있다.

반도체 장치(7000)의 파워다운 동작시, 누설 전류(leakage current)에 의한 전력소모를 감소하고자, 도 22에 도시한 바와 같은 파워 스위치(PS)와 파워 다이오드(PD1, PDn)를 이용할 수 있다. 이때, 파워 스위치(PS)는 정상 동작 모드에서는 턴온되어 전원 전압(VDD)을 가상 전원 전압 라인(740)에 인가하여 동작 속도를 빠르게 하는 반면, 파워다운 모드에서는 턴오프된다. 파워다운 모드에서는 전력 소모를 감소하기 위하여 파워 스위치(PS) 대신에 파워 다이오드(PD1, PDn)가 턴온되어 전원 전압(VDD)보다 작은 가상 전원 전압(VVDD)을 가상 전원 전압 라인(740)에 제공한다.

이때 리텐션 회로(701, 702)에 저장된 데이터를 유지하기 위해서, 가상 전원 전압(VVDD)을 리텐션 전압(Vr) 보다 크게 유지해야 한다. 이와 같이 파워 다이오드(PD1, PDn)를 이용하여 파워다운 모드에서의 소모 전력 감소와 동시에 저장된 데이터를 유지할 수 있다. 그러나 공정 변화에 따라서, 파워 다이오드(PD1, PDn)의 문턱 전압(Vth)의 변화와 리텐션 회로(701, 702)의 변화가 일치하지 않기 때문에, 경우에 따라서는 가상 전원 전압(VVDD)이 리텐션 전압(Vr)보다 낮게 되어 리텐션 회로(701, 702)의 데이터가 손실될 수 있다.

본 발명의 실시예들에 따른 반도체 장치(700)는 더미 파워 다이오드(PD0)와 더미 리텐션 회로(700)를 포함하는 더미 전류 경로(CP0)와 각각의 파워 다이오드(PD1, PDn)와 각각의 리텐션 회로(701, 702)를 포함하는 n개의 리텐션 전류 경로(CP1, CPn)을 포함한다. 파워 다이오드(PD1, PDn)의 게이트가 가상 전원 전압 라인(740)에 연결된 종래의 파워 게이팅 구조와는 다르게 본 발명의 실시예들에 따른 반도체 장치(7000)에서는 파워 다이오드들(PD1, PDn)의 게이트들이 게이트 전압 라인(730)에 연결된다. 게이트 전압 라인(730)에 의해 제공되는 게이트 전압(GVDD)이 가상 전원 전압 라인(740)에 의해 제공되는 가상 전원 전압(VVDD)보다 낮게 형성되도록 더미 리텐션 회로(700)의 저항은 리텐션 회로(701, 702)의 각각의 저항보다 작게 구현될 수 있다.

이러한 구조에서는, 공정의 변화에 따라서, 가상 전원 전압(VVDD)가 리텐션 전압(eVDD)보다 작게 되더라도, 게이트 전압(GVDD)이 파워 다이오드(PD1, PDn)의 게이트를 구동하기 때문에 파워 다이오드(PD1, PDn)에 흐르는 전류가 증가하여, 가상 전원 전압(VVDD)을 향상시키는 효과가 있다. 즉, 공정 변화에 상대적으로 둔감한 가상 전원 전압(VVDD)을 생성하여 리텐션 회로(701, 702)에 저장된 데이터가 손실될 확률을 감소시킬 수 있게 된다.

도 23은 도 22의 반도체 장치에 포함된 파워 다이오드의 결합 관계 및 종래의 파워 다이오드의 결합 관계를 설명하기 위한 도면이고, 도 24는 도 23의 파워 다이오드들의 동작 특성을 설명하기 위한 도면이다.

도 23을 참조하면, 본 발명의 실시예들에 따른 파워 다이오드(PD)는 전원 전압(VDD)과 가상 전원 전압(VVDD) 사이에 결합되고, 게이트 전압(GVDD)에 게이트가 연결된다. 이와 비교하여, 종래의 파워 다이오드(PDC)는 전원 전압(VDD)과 가상 전원 전압(VVDDC) 사이에 결합되고, 가상 전원 전압(VVDDC)에 게이트가 연결된다. 게이트 전압(GVDD)은 종래의 파워 다이오드(PDC)가 결합된 가상 전원 전압(VVDDC)보다 작도록 도 22의 더미 리텐션 회로(700)의 저항값이 설정된다.

도 24를 참조하면, 본 발명의 파워 다이오드(PD)의 게이트 전압(GVDD)은 종래의 파워 다이오드(PDC)의 게이트 전압인 가상 전원 전압(VVDDC)보다 낮은 전압 레벨로 설정되기 때문에, 본 발명의 가상 전원 전압(VVDD)은 종래의 가상 전원 전압(VVDDC)보다 큰 전압 레벨을 갖게 된다.

파워 다이오드가 작은 턴온 저항을 갖고 리텐션 회로가 큰 저항을 갖는 경우(PROCESS: SLOW)에는 종래의 가상 전원 전압(VVDDC)이 리텐션 전압(Vr)보다 크게 형성되어 무방하다, 그러나 최악의 조건(worst condition)에 해당하는, 파워 다이오드가 큰 턴온 저항을 갖고 리텐션 회로가 낮은 저항을 갖는 경우(PROCESS: FAST)에는, 종래의 가상 전원 전압(VVDDC)이 리텐션 전압(Vr)보다 낮게 형성되어 반도체 장치는 불량(FAIL)이 된다.

그러나 본 발명의 실시예들에 따른 파워 다이오드의 결합 관계를 채용하는 경우에는 이러한 최악의 조건의 경우에도 게이트 전압(GVDD)이 더욱 낮게 감소되어 가상 전원 전압(VVDD)을 끌어 올리는 현상이 발생하기 때문에 최악의 조건에서도 가상 전원 전압(VVDD)은 리텐션 전압(Vr)보다 큰 전압 레벨을 유지할 수 있다.

도 25는 도 22의 반도체 장치에 포함된 더미 리텐션 회로의 일 예를 설명하기 위한 도면이다.

도 25를 참조하면, 더미 리텐션 회로(700)는, 게이트 전압 라인(730)과 접지 전압 라인(720) 사이에 병렬로 연결되고, 리텐션 회로(701)와 동일한 구성을 갖는 복수의 더미 회로들(RET)을 포함한다. 이와 같은 구성에 의해 더미 리텐션 회로(700)의 저항값을 리텐션 회로(701)의 저항값보다 작게 구현할 수 있고, 결과적으로 게이트 전압(GVDD)을 가상 전원 전압(VVDD)보다 낮게 구현할 수 있다.

더미 리텐션 회로(700) 및 리텐션 회로(701)들은 동일한 동작 특성을 갖도록 동일한 제조 공정에 의해 형성될 수 있다. 공정 변화에 따라서, 파워 다이오드(PD)와 리텐션 회로(701)는 독립적으로 특성이 바뀌게 되는데, 이런 경우 가상 전원 전압(VVDD)은 공정 변화에 매우 민감하게 변하게 된다.

예를 들어, 리텐션 회로(701)가 도 26에서 후술하는 바와 같이 하나의 비트 라인 쌍에 연결된 복수의 메모리 셀(MC)들을 포함하는 경우에, 파워 다이오드(PD)의 개수가 증가하면 전원 전압(VDD)에서 공급되는 전류가 증가하여 가상 전원 전압(VVDD)은 증가하게 되고, 반대로 메모리 셀의 개수가 증가하는 경우에는 접지 전압(VSS)으로 싱킹되는 전류가 증가하여 가상 전원 전압(VVDD)은 감소하게 된다.

이러한 경우, 리텐션 회로(701)에 저장된 데이터를 유지하기 위해서 가상 전원 전압(VVDD)을 리텐션 전압(Vr)보다 크게 유지해야 하는데, 이를 위해서 파워 다이오드 설계를 전 공정에 대해서 최적화해야 한다. 그러나 공정 변화에 따라서, 파워 다이오드의 문턱 전압의 변화와 리텐션 회로의 저항의 변화가 일치하지 않기 때문에 이를 최적화하는 것이 곤란하다. 안정된 가상 전원 전압(VVDD)을 확보하기 위하여 파워 다이오드의 문턱 전압을 작게 할수록 전력 소모가 증가하기 때문에 소모 전력의 감소를 목적으로 하는 파워다운 효과가 저감된다.

따라서, 본 발명의 실시예들에 따른 더미 리텐션 회로(700)는 리텐션 회로(701)와 동일한 동작 특성을 갖도록 동일한 제조 공정에 의해 형성됨으로써 파워다운 모드에서 누설 전류에 의한 전력 소모를 줄이면서, 가상 전원 전압(VVDD)을 안정적으로 확보할 수 있다.

도 26은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.

도 26에는 설명의 편의상 도 22의 리텐션 회로(701, 702)에 해당하는 메모리 셀 어레이(770) 및 더미 리텐션 회로(700)만이 도시되어 있고, 다른 구성 요소들은 도시가 생략되어 있다.

도 26을 참조하면, 하나의 파워 다이오드에 의해 전원을 공급받는 하나의 리텐션 회로는 각각의 비트-셀 어레이(701, 702)일 수 있다. 각각의 비트-셀 어레이(701, 702)는 하나의 비트 라인 쌍(BL0/BL0b, BLn/BLnb)에 연결된 복수의 메모리 셀(MC)들을 포함한다. 도 27을 참조하여 후술하는 바와 같이 메모리 셀(MC)은 파워다운 모드에서 전력 공급이 필요한 SRAM 셀일 수 있다.

더미 리텐션 회로(700)는 비트-셀 어레이(701, 702)와 동일한 구성을 갖는 복수의 더미 비트-셀 어레이를 포함하여 구현될 수 있다. 도 26에는 더미 리텐션 회로(700)가 2개의 더미 비트-셀 어레이들을 포함하는 실시예가 도시되어 있다. 각각의 더미 비트-셀 어레이는 하나의 더미 비트 라인 쌍(DBL0/DBL0b, DBL1/DBLnb)에 연결된 복수의 더미 메모리 셀(DMC)들을 포함한다. 전술한 바와 같이, 더미 리텐션 회로(700) 및 리텐션 회로에 해당하는 메모리 셀 어레이(770)는 동일한 동작 특성을 갖도록 동일한 제조 공정에 의해 형성될 수 있다. 같은 행의 더미 메모리 셀(DMC) 및 메모리 셀(MC)은 워드 라인(WL0, WL1, WLn)을 공유할 수 있다.

도 27은 도 26의 반도체 메모리 장치에 포함된 더미 메모리 셀 및 메모리 셀의 일 예를 나타내는 회로도이다.

도 27을 참조하면, 도 26의 메모리 셀(MC) 및 더미 메모리 셀(DMC)은 SRAM 셀로 구현될 수 있다. 메모리 셀(MC)은 도 27에 도시된 바와 같이 래치를 형성하는 2개의 인버터들(INV1, INV2) 및 워드 라인(WL)에 게이트가 연결되고 상기 래치와 비트 라인 쌍(BL/BLb) 사이의 전기적 연결을 제어하는 트랜지스터들(T1, T2)을 포함하여 구현될 수 있다. 마찬가지로 더미 메모리 셀(DMC)은 래치를 형성하는 2개의 인버터들(INV1, INV2) 및 워드 라이(WL)에 게이트가 연결되고 상기 래치와 더미 비트 라인 쌍(DBL/DBLb) 사이의 전기적 연결을 제어하는 트랜지스터들(T1, T2)을 포함하여 구현될 수 있다.

메모리 셀(MC)은 가상 전원 전압(VVDD)이 인가되는 가상 전원 전압 라인(740)으로부터 전력을 공급받는 반면, 더미 메모리 셀(DMC)은 게이트 전압(GVDD)을 발생하는 게이트 전압 라인(730)으로부터 전력을 공급받는다. 전술한 바와 같이, 게이트 전압(GVDD)은 메모리 셀(MC)에 전력을 공급하기 위한 파워 다이오드의 게이트에 인가되고, 게이트 전압(GVDD)을 가상 전원 전압(VVDD)보다 작게 구현함으로써 가상 전원 전압(VVDD)을 리텐션 전압(Vr)보다 크게 형성하여 메모리 셀(MC)의 래치에 저장된 데이터를 안정적으로 유지할 수 있다.

도 28은 도 22의 반도체 장치의 동작 특성을 나타내는 도면이다.

도 28에서 세로축은 가상 전원 전압(virtual VDD)을 나타내고 가로축은 파워 다이오드의 문턱 전압(VTH)의 미스매치, 즉 공정 변화를 나타낸다. 여기서 공정 변화라 함은 PVT변화(Process, Voltage, Temperature 변화)를 나타낸다. V1, V2, V3는 본 발명의 실시예들에 따른 파워 다이오드 결합에 의한 가상 전원 전압(VVDD)을 나타내고, VC1, VC2, VC3는 종래의 파워 다이오드 결합에 의한 가상 전원 전압(VVDDC)을 나타낸다. V1, VC1은 전원 전압(VDD)이 0.9V인 경우를 나타내고, V2, VC2는 전원 전압(VDD)이 1.0V인 경우를 나타내고 V3, VC3는 전원 전압(VDD)이 1.1V인 경우를 나타낸다.

도 28에서 알 수 있듯이 본 발명의 실시예들에 따른 파워 다이오드 결합에 의한 가상 전원 전압(VVDD)에 해당하는 V1, V2, V3가 종래의 파워 다이오드 결합에 의한 가상 전원 전압(VVDDC)에 해당하는 VC1, VC2, VC3보다 높게 형성됨을 알 수 있다.

예를 들어, VDD=0.9V인 조건에서, 문턱 전압 미스매치가 큰 최악의 경우에 본 발명의 파워 다이오드 결합에 의한 가상 전원 전압(V1)은 전원 전압(VDD)의 약 57％ 값을 나타내는 반면에, 종래의 파워 다이오드 결합에 의한 가상 전원 전압(VC1)은 전원 전압(VDD)의 기존 구조는 약 45％ 값을 나타낸다. 문턱 전압 미스매치가 작은 최선의 경우에는 또한 best조건에서는, 본 발명의 파워 다이오드 결합에 의한 가상 전원 전압(V1)과 종래의 파워 다이오드 결합에 의한 가상 전원 전압(VC1)은 근소한 차이를 보여 준다.

본 발명의 실시예들에 따른 전력 공급 방식은 빠른 동작 속도, 저전력, 고신뢰성이 요구되는 임의의 반도체 장치 및 시스템에 유용하게 이용될 수 있으며, 특히 소형화가 요구되는 휴대용 장치에 더욱 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100: 가상 전압 공급부
300: 구동 신호 발생기
500: 구동기
LV: 가상 전압 도체, 가상 전압 라인
LB: 부스팅 도체, 부스팅 라인
PD: 파워 다이오드
DRET: 더미 리텐션 회로

Claims

구동 전압을 부스팅하여 가상 전압을 발생하는 가상 전력 공급부;
상기 가상 전압에 기초하여 전압 레벨이 강화된 구동 신호를 발생하는 구동 신호 발생기; 및
상기 구동 전압 및 상기 구동 신호에 기초하여 부하를 구동하는 구동기를 포함하는 반도체 장치.
제1 항에 있어서, 상기 가상 전력 공급부는,
상호간에 용량성 결합된 도체들을 이용하여 상기 가상 전압을 발생하는 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 가상 전력 공급부는,
상기 가상 전압을 제공하는 가상 전압 도체;
상기 가상 전압 도체와 용량성 결합된 부스팅 도체;
접지 전압 및 전원 전압 중 하나와 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체의 플로팅 타이밍을 제어하는 스위치; 및
상기 부스팅 도체에 전력을 공급하는 부스팅 구동기를 포함하는 것을 특징으로 하는 반도체 장치.
제3 항에 있어서,
상기 가상 전력 공급부는, 상기 스위치가 상기 접지 전압 및 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체가 상기 접지 전압보다 전압 레벨이 작은 가상 접지 전압을 제공하고,
상기 구동 신호 발생부는 상기 전원 전압 및 상기 가상 접지 전압에 기초하여 상기 구동 신호를 발생하는 것을 특징으로 하는 반도체 장치.
제3 항에 있어서,
상기 가상 전력 공급부는, 상기 스위치가 상기 전원 전압 및 상기 가상 전압 도체 사이에 결합되어 상기 가상 전압 도체가 상기 전원 전압보다 전압 레벨이 큰 가상 전원 전압을 제공하고,
상기 구동 신호 발생부는 상기 가상 전원 전압 및 상기 접지 전압에 기초하여 상기 구동 신호를 발생하는 것을 특징으로 하는 반도체 장치.
제1 항에 있어서, 상기 가상 전력 공급부는,
상호간에 용량성 결합된 제1 도체들을 이용하여 접지 전압을 부스팅하여 상기 접지 전압보다 전압 레벨이 작은 가상 접지 전압을 발생하는 제1 가상 전력 공급부; 및
상호간에 용량성 결합된 제2 도체들을 이용하여 전원 전압을 부스팅하여 상기 전원 전압보다 전압 레벨이 큰 가상 전원 전압을 발생하는 제2 가상 전력 공급부를 포함하는 것을 특징으로 하는 반도체 장치.
복수의 워드 라인들 및 복수의 비트 라인들에 결합된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
구동 전압을 부스팅하여 가상 전압을 발생하는 가상 전력 공급부; 및
상기 워드 라인들의 각각을 구동하기 위한 복수의 구동 유닛들을 포함하고,
상기 각각의 구동 유닛은,
상기 가상 전압에 기초하여 전압 레벨이 강화된 구동 신호를 발생하는 구동 신호 발생기; 및
상기 구동 전압 및 상기 구동 신호에 기초하여 부하를 구동하는 구동기를 포함하는 반도체 메모리 장치.
제7 항에 있어서, 상기 가상 전력 공급부는,
상기 메모리 셀 어레이의 열 방향으로 길게 신장되어 형성되고 상기 가상 전압을 제공하는 가상 전압 라인;
상기 가상 전압 라인과 용량성 결합되도록 상기 가상 전압 라인과 평행하게 형성된 부스팅 라인;
접지 전압 및 전원 전압 중 하나와 상기 가상 전압 라인 사이에 결합되어 상기 가상 전압 라인의 플로팅 타이밍을 제어하는 스위치; 및
상기 부스팅 라인에 전력을 공급하는 부스팅 구동기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제8 항에 있어서, 상기 부스팅 라인은,
상기 가상 전압 라인을 둘러싸도록 양쪽에 형성된 라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제9 항에 있어서,
상기 가상 전력 공급부의 전기적 차폐를 위하여, 상기 가상 전압 라인 및 상기 부스팅 라인을 둘러싸도록 접지 전압 라인들이 형성된 것을 특징으로 하는 반도체 메모리 장치.