KR200303154Y1 - 안정된전위의기판바이어스발생회로 - Google Patents

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Abstract

본 고안은 기판 바이어스 전압(Vbb)의 비정상적인 변화에 적절히 대응할 수 있어 항상 기준 전위 근처에서 안정된 기판 바이어스 전압(Vbb) 레벨을 유지할 수 있는 안정된 전위의 기판 바이어스 발생회로에 관한 것으로서, 이 회로는 기판 바이어스 전압의 기준전위를 검출하여 이에 기판 바이어스 전압을 낮추도록 내부 회로를 제어하기 위한 제 1제어신호와 기판 바이어스 전압의 최저전위를 검출하고 이에 기판 바이어스 전압을 상승하도록 내부 회로를 제어하는 제 2제어신호를 발생하는 기판 바이어스 전위 검출부와, 기판 바이어스 전위 검출부로부터 인가된 제 1제어신호에 응답하여 일정주기로 발진하는 오실레이터와, 오실레이터의 발진신호에 응답하여 구동신호를 발생하는 구동부와, 구동부의 구동신호에 응답하여 전하를 펌핑해서 기판에 바이어스 전압을 공급하는 챠지펌프와, 챠지펌프의 기판 바이어스 전위를 상승시키는 기판 바이어스전위 상승부와, 기판 바이어스 전위 검출부로부터 인가된 제 2제어신호에 응답하여 기판 바이어스 전압이 기준전위보다 낮아 오실레이터의 비작동시 기판 바이어스 전위상승부를 구동시키기 위한 구동신호를 발생하는 레벨 천이부를 포함한다.

Description

안정된 전위의 기판 바이어스 발생회로
본 고안은 반도체장치의 기판 바이어스 발생회로(Substrate Bias Generator)에 관한 것으로서, 특히 기판 바이어스의 비정상적인 변화를 방지하여 안정한 기판바이어스 전압을 생성하는 안정된 전위의 기판 바이어스 발생회로에 관한 것이다.
일반적으로 기판 바이어스 전압(Vbb) 발생회로는 n형 트랜지스터의 경우 n-웰에 기판 바이어스 전압(Vbb)을 인가하며, 약 5V의 전원으로부터 접지전압보다 낮은 약 -2V∼-3V 정도의 음전압을 발생한다.
이러한 기판 바이어스 전압을 인가하는 이유는 첫째 반도체소자 칩 내의 PN 접합이 부분적으로 순방향으로 바이어스되는 것을 방지하여 메모리 셀의 데이터 손실이나 래치-업 등을 막는다. 둘째 바디 효과에 따른 모스 트랜지스터의 문턱 전압의 변화를 줄여 주어 회로 동작의 안정화를 꾀한다. 셋째 기판 바이어스 전압을 인가함으로써 기생 트랜지스터의 문턱 전압을 높일 수 있기 때문에 소자 분리막 아래의 채널 스탑(channel stop)의 불순물 농도를 높일 필요가 없어 접합 붕괴가 향상되며 누설 전류도 감소된다. 넷째 역방향 바이어스 인가하면 모스 트랜지스터의 드레인/소스와 웰(well)과의 사이에 형성된 PN 접합 용량(junction capacitance)이 줄어들므로 회로를 고속화시킨다.
이러한 장점들로 인해 일반적인 반도체소자에서는 기판 바이어스 전압 발생회로를 구비하고 있으며 이 회로는 기판 바이어스 전압 레벨을 안정하게 생성하여야 하며 저 전력으로 큰 Icp 전류를 공급할 수 있어야만 한다.
도 1은 종래 기술에 의한 기판 바이어스 발생회로의 회로도로서, 이 회로는 기판 바이어스 전위 검출기(10)와, 상기 기판 바이어스 전위 검출기(10)의 출력에 의해 발진하는 오실레이터(20)와, 상기 오실레이터(20)의 발진 신호에 응답하여 구동신호를 발생하는 구동부(30)와, 상기 구동부(30)의 출력에 따라 차지를 펌핑하는챠지펌프(40) 등으로 구성된다.
이때, 상기 기판 바이어스 전위 검출기(10)는 전원전압과 기판 바이어스 전압(Vbb) 단자 사이에 연결된 제 1 내지 제 3트랜지스터(P0, N0,N1)와, 상기 제 1 및 제 2트랜지스터(P0, N0)의 연결 노드의 신호를 버퍼링하는 제 1 및 제 2인버터(I1,I2)를 포함하며 제 1트랜지스터(P0)는 접지 전압이 게이트에 항상 공급되며 제 2 및 제 3트랜지스터(N0, N1)는 소스와 게이트가 상호 연결되어 있다.
그리고, 상기 오실레이터(20)는 기판 바이어스 전위 검출기(10)의 제 2인버터(I2)의 출력과 피이드백된 신호를 부정논리곱하는 낸드게이트(NAND)와, 상기 낸드게이트(NAND)의 출력을 버퍼링하고 이를 피이드백하는 제 3 및 제 4인버터(I3,I4)와, 상기 제 4인버터(I4)의 출력을 반전하는 제 5인버터(I5)를 포함한다.
또한, 상기 구동부(30)는 오실레이터(20)의 제 5인버터(I5)의 출력을 반전하는 제 6인버터(I6)와, 제 6인버터(I6)의 출력과 교차연결된 부분의 피이드백신호를 부정논리합하는 제 1노어게이트(NOR1)와, 상기 노어게이트(NOR1)의 출력을 버퍼링하는 제 7 및 제 8인버터(I7,I8)와, 오실레이터(20)의 제 5인버터(I5)의 출력과 교차연결된 부분인 제 8인버터(I8)의 출력을 피이드백받아서 이를 부정논리합하는 제 2노어게이트(NOR2)와, 상기 제 2노어게이트(NOR2)의 출력을 버퍼링하는 제 10 및 제 11인버터(I10,I11)와, 상기 제 8인버터(I8) 및 제 11인버터(I11)의 출력을 각각 반전하는 제 9 및 제 12인버터(I9,I12)를 포함한다.
그리고, 챠지펌프(40)는 구동부(30)의 제 9 및 제 12인버터(I9,I12)로부터인가된 신호를 각각 전송받으며 상호 이격된 제 1 및 제 2커패시터(C0,C1), 제 3 및 제 4커패시터(C2,C3)와, 상기 제 1 및 2커패시터(C0,C1)의 출력이 교차되어 게이팅되어 기판 바이어스 전압(Vbb)을 인가하는 제 4 및 제 5트랜지스터(N2, N3)와, 상기 트랜지스터(N2,N3)에 각각 연결되며 상기 제 3 및 제 4커패시터(C2,C3)에 각각 게이팅되어 접지 전압을 인가하는 제 6 및 제 7트랜지스터(P1,P2)를 포함한다.
상기와 같이 구성된 기판 바이어스 발생회로는 기판 바이어스전위 검출부(10)에서 기판 바이어스전압(Vbb)의 기준전위 레벨을 감지하여 타겟 레벨에 이르지 못했을 경우 오실레이터(20)를 동작시키게 되며 기판 바이어스 전위 검출부(30)에 의해 인에이블된 오실레이터(20)는 일정주기를 갖는 펄스를 발생시켜 구동부(30)를 통해 챠지펌프(40)를 구동시킨다. 그러면, 챠지펌프(40)는 펌핑 노드에 대한 프리챠지와 펌핑 커패시턴스에 의해 챠지 펌핑 동작으로 전자를 기판 바이어스 전압(Vbb)에 강제 주입시켜 Vbb가 접지전압(Vss)보다 낮은 음전위로 내려가도록 한다.
이러한 회로 동작에 의해 도 2a에 도시된 바와 같이 기판 바이어스전압(Vbb)을 이상적으로는 -Vdd 전위까지 이르게 할수 있지만, DRAM에서는 기판 바이어스 전위 검출부(10)의 기준 레벨을 조절하여 보통 Vbb=-Vdd 정도로 한다. Vdd는 통상적으로 전원 전압보다 낮은 구동 전압이다.
그러나, 이와 같은 구성의 기판 바이어스 전압 발생회로는 플로팅 상태에 놓여 있는 p형 기판(Vbb 노드) 때문에 다음과 같은 문제를 발생하는데, p형 기판이 n-웰과 칩 전반에 걸쳐 광범위하게 PN 접합을 이루고 있어 둘사이에는 커다란 PN접합 용량이 형성되게 된다. n-웰은 보통 Vdd에 의해 바이어스되어 있으므로 Vdd 변화는 플로팅 상태에 놓여있는 Vdd 전위를 변화시키게 되어 도 2b에 도시된 바와 같이 소자의 동작을 불안정하게 된다. 도 2d의 N부호는 Vdd의 정상 레벨일때이며 H 및 L은 각각 Vdd의 하이 레벨과 로우 레벨일 때를 가르키며 i는 Vdd의 레벨 변화에 따른 이상적인 Vbb의 레벨을 나타내며 r은 실제 Vbb 레벨을 나타내는 것이다.
그 결과, Vdd 전위가 낮아지면 Vbb 전위가 오히려 더 낮아지므로 NMOS의 문턱 전압이 상승해 Vt 손실이 커지게 되므로 NMOS 트랜지스터를 사용하는 DRAM의 경우 데이터 센싱 및 재저장과 관련해서 회로동작에 치명적인 영향을 줄 수 있다.
본 고안의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 기판 바이어스전위 검출부에서 기판바이어스 전압(Vbb)의 기준 전위와 함께 허용가능한 최저 전위를 감지하도록 하여 Vbb 레벨 절대값이 기준전위 절대값보다 작을때에는 접지전압(Vss)에서 Vbb로의 챠지펌프를 동작시켜 Vbb가 낮아지도록 하고, Vbb레벨 절대값이 최저전위 절대값보다 클 경우는 Vbb에서 Vss로의 전압 상승수단을 동작시켜 Vbb 전위를 높여줌으로써 Vbb가 항상 기준 레벨 근처에서 안정된 전위를 유지할 수 있는 안정된 전위의 기판 바이어스 발생회로를 제공하는 데 있다.
도 1은 종래 기술에 의한 기판 바이어스 발생회로의 회로도,
도 2a 내지 도 2b는 기판 바이어스 발생회로의 문제점을 설명하기 위한 그래프,
도 3은 본 발명의 실시예에 따른 안정된 전위의 기판 바이어스 발생회로의 회로도,
도 4는 도 3의 회로에 포함된 기판 바이어스전위 검출부의 다른 실시예를 나타낸 회로도.
*도면의 주요부분에 대한 부호의 설명*
100 : 기판 바이어스 전위 검출부 110 : 오실레이터
120 : 구동부 130 : 챠지펌프
140 : 기판 바이어스 전위 승압부 150 : 레벨 천이부
상기 목적을 달성하기 위한 본 고안의 안정된 전위의 기판 바이어스 발생회로는 기판 바이어스 전압의 기준전위를 검출하여 이에 기판 바이어스 전압을 낮추도록 내부 회로를 제어하기 위한 제 1제어신호와 기판 바이어스 전압의 최저전위를검출하고 이에 기판 바이어스 전압을 상승하도록 내부 회로를 제어하는 제 2제어신호를 발생하는 기판 바이어스 전위 검출부와, 기판 바이어스 전위 검출부로부터 인가된 제 1제어신호에 응답하여 일정주기로 발진하는 오실레이터와, 오실레이터의 발진신호에 응답하여 구동신호를 발생하는 구동부와, 구동부의 구동신호에 응답하여 전하를 펌핑해서 기판에 바이어스 전압을 공급하는 챠지펌프와, 챠지펌프의 기판 바이어스 전위를 상승시키는 기판 바이어스전위 상승부와, 기판 바이어스 전위 검출부로부터 인가된 제 2제어신호에 응답하여 기판 바이어스 전압이 기준전위보다 낮아 오실레이터의 비작동시 기판 바이어스 전위상승부를 구동시키기 위한 구동신호를 발생하는 레벨 천이부를 구비하는 것을 특징으로 한다.
바람직하게 본 발명의 기판 바이어스 전위 검출부는 전원전압과 기판 바이어스 전압 단자 사이에 연결된 제 1 내지 제 3트랜지스터와, 제 1 및 제 2트랜지스터의 연결 노드로부터 기판 바이어스 전압의 기준 전위를 검출하는 신호를 버퍼링하여 오실레이터를 인에이블시키기 위한 제 1제어신호를 출력하는 짝수개의 인버터들과, 제 2 및 제 3트랜지스터의 연결 노드를 통해서 기판 바이어스 전압의 기준전압보다 낮은 전위를 검출하는 신호를 버퍼링하고 이를 반전하여 레벨 천이부를 인에이블시키기 위한 제 2제어신호를 출력하는 홀수개의 인버터를 포함하는 것을 특징으로 한다. 이때 제 1트랜지스터는 게이트가 접지전압에 연결된 p형 트랜지스터이며, 제 2 및 제 3트랜지스터는 게이트와 소스가 공통 연결된다.
보다 바람직하게는, 기판 바이어스전위 상승부는 n형 트랜지스터인 것을 특징으로 한다.
더욱 바람직하게는, 레벨 천이부는 제 2제어신호와 그 반전신호에 의해 게이팅되어 전원 전압을 인가하는 p형 트랜지스터들과, 트랜지스터들의 출력에 의해 각각 게이팅되도록 교차연결되어 기판 바이어스 전압을 인가하는 n형 트랜지스터들을 구비하는 것을 특징으로 한다.
본 고안의 안정된 전위의 기판 바이어스 발생회로에 의하면, 기판 바이어스전위 검출부를 통해 기판 바이어스 전압(Vbb)의 기준 전위를 검출한 제 1제어신호와 함께 허용가능한 최저 전위를 검출한 제 2제어신호를 발생하고, 기판 바이어스 전압 레벨 절대값이 기준전위 절대값보다 작을때에는 제 1제어신호에 의해 오실레이터, 구동부 및 챠지펌프를 순차적으로 동작시키고 이에 챠지펌프를 통해 접지전압(Vss)에서 기판 바이어스 전압으로 전압 레벨이 떨어져서 결국 기판 바이어스 전압 레벨이 낮아진다. 이와 반대로, 기판 바이어스 전압 레벨 절대값이 최저전위 절대값보다 클 경우에는 제 2제어신호에 의해 레벨천이부를 통해서 기판 바이어스전위 상승부를 구동시켜서 이에 챠지펌프가 기판바이어스 전압에서 접지전압 레벨로 전압 레벨을 높여서 결국 기판바이어스 전위를 높여줌으로써 기판 바이어스 전압을 항상 기준 레벨 근처에서 안정된 전위로 유지할 수 있게 한다.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 안정된 전위의 기판 바이어스 발생회로의 회로도로서, 이 회로는 기판 바이어스 전압의 기준전위를 검출하는 제 1제어신호(osc_en)와 기판 바이어스 전압의 최저전위를 검출하는 제2제어신호(pullup_en)를 발생하는 기판 바이어스 전위 검출부(100)와, 기판 바이어스 전위 검출부(100)로부터 인가된 제 1제어신호(osc_en)에 의해 인에이블되는 오실레이터(110)와, 오실레이터(110)의 발진신호에 의해 챠지펌프의 구동신호를 발생하는 구동부(120)와, 구동부(120)의 구동신호에 의해 구동되는 챠지펌프(130)와, 챠지펌프(130)의 기판 바이어스 전위를 상승시키는 기판 바이어스전위 상승부(140)와, 기판 바이어스 전위 검출부(100)로부터 인가된 제 2제어신호(pullup_en)에 의해 기판 바이어스 전압이 기준전위보다 낮아지며 오실레이터(110)의 비작동시 기판 바이어스 전위상승부(140)를 구동하기 위한 구동신호(trans_out)를 발생하는 레벨 천이부(150)로 구성된다.
여기서, 상기 기판 바이어스 전위 검출기(100)는 전원전압과 기판 바이어스 전압(Vbb) 단자 사이에 연결된 제 1 내지 제 3트랜지스터(P10, N10,N11)와, 상기 제 1 및 제 2트랜지스터(P10, N10)의 연결 노드로부터 기판 바이어스 전압(Vbb)의 기준 전위를 검출하는 신호(det_h)를 버퍼링하여 오실레이터(110)를 인에이블시키기 위한 제 1제어신호(osc_en)를 출력하는 제 1 및 제 2인버터(I20,I21)와, 상기 제 2 및 제 3트랜지스터(N10, N11)의 연결 노드를 통해서 기판 바이어스 전압의 최전위를 검출하는 신호(det_l)를 버퍼링하고 이를 반전하여 레벨 천이부(150)를 인에이블시키기 위한 제 2제어신호(pullup_en)를 출력하는 제 3 및 제 5인버터(I22,I24)를 포함한다. 이때, 제 1트랜지스터(P10)는 접지 전압이 게이트에 항상 공급되는 p형 트랜지스터이며 제 2 및 제 3트랜지스터(N10, N11)는 소스와 게이트가 상호 연결되어 있는 n형 트랜지스터이다.
그리고, 상기 오실레이터(110), 구동부(120) 및 챠지펌프(130)는 종래 회로(도 1)와 동일한 구성을 갖고 있지만 각 소자 부호는 다르게 한다. 이에, 오실레이터(110)는 기판 바이어스 전위 검출기(110)의 제 2인버터(I21)의 출력인 제 1제어신호(osc_en)와 피이드백된 신호를 부정논리곱하는 낸드게이트(NAND10)와, 상기 낸드게이트(NAND)의 출력을 버퍼링하고 이를 다시 피이드백시키는 제 6 및 제 7인버터(I25,I26)와, 상기 제 7인버터(I26)의 출력을 반전하는 제 8인버터(I27)를 포함한다.
또한, 상기 구동부(120)는 오실레이터(110)의 제 8인버터(I27)의 출력을 반전하는 제 9인버터(I28)와, 제 9인버터(I28)의 출력과 교차연결된 부분의 피이드백신호를 부정논리합하는 제 1노어게이트(NOR10)와, 상기 노어게이트(NOR10)의 출력을 버퍼링하는 제 10 및 제 11인버터(I29,I30)와, 오실레이터(110)의 출력과 교차연결된 부분인 제 11인버터(I30)의 출력을 피이드백받아서 이를 부정논리합하는 제 2노어게이트(NOR12)와, 상기 제 2노어게이트(NOR12)의 출력을 버퍼링하는 제 13 및 제 14인버터(I32,I33)와, 상기 제 11인버터(I30) 및 제 14인버터(I33)의 출력을 각각 반전하는 제 12 및 제 15인버터(I31,I34)를 포함한다.
그리고, 챠지펌프(130)는 구동부(120)의 제 12 및 제 15인버터(I31,I34)로부터 인가된 신호를 각각 전송받으며 상호 이격된 제 1 및 제 2커패시터(C10,C11), 제 3 및 제 4커패시터(C12,C13)와, 상기 제 1 및 2커패시터(C10,C11)의 출력이 교차되어 게이팅되며 이에 기판 바이어스 전압(Vbb)을 인가하는 제 4 및 제 5트랜지스터(N12, N13)와, 상기 트랜지스터(N12,N13)에 각각 연결되며 상기 제 3 및 제 4커패시터(C2,C3)에 각각 게이팅되어 접지 전압을 인가하는 제 6 및 제 7트랜지스터(P12,P13)를 포함한다.
또한, 상기 기판 바이어스전위 상승부(140)는 n형 트랜지스터를 사용하여 챠지 펌프(130)의 기판 바이어스 전압(vbb)과 접지 전압 단자 사이를 연결하도록 한다.
마지막으로, 레벨 천이부(150)는 기판 바이어스 전위 검출부(100)의 제 2제어신호(pullup_en)와 이를 반전하는 인버터(I35)의 신호에 의해 게이팅되어 전원 전압을 인가하는 p형 트랜지스터들(P14,P15)과, 트랜지스터들(P14,P15)의 출력에 의해 각각 게이팅되도록 교차연결되어 기판 바이어스 전압(Vbb)을 인가하는 n형 트랜지스터들(N14, N15)을 포함한다.
상기와 같이 구성된 본 고안의 안정된 전위의 기판 바이어스 발생회로는 다음과 같이 작동한다.
우선, 기판 바이어스 전위 검출부(100)는 제 1 내지 제 3트랜지스터(P10, N10, N11)를 통해서 전원 전압(Vdd)과 기판 바이어스 전압(Vbb)의 전압레벨을 분주하는 식으로 기판 바이어스 전압(Vbb)의 기준전위와 함께 허용가능한 최저 전위를 감지하고자 일정 차이를 갖는 두 개의 검출신호(det_h, det_l)를 생성하고 이를 각각 다수개의 인버터들(I20∼I21, I22∼I24)을 통해서 로직 문턱전압에 따라 증폭하여 제 1 및 제 2제어신호(osc_en, pullup_en)를 발생한다.
상기 제 1제어신호(osc_en)는 기판 바이어스전압(Vbb)의 기준전위를 감지하여 오실레이터(110)를 인에이블시키기 위한 신호로써 기판 바이어스 전압(Vbb)이기준전위보다 높을 경우 이 신호의 레벨이 하이레벨(Vdd)로 된다. 그러면, 오실레이터(110)는 동작하게 되고 구동부(120) 또한 챠지펌프(130)에 구동신호를 인가하여 챠지펌프(130)를 동작시켜서 기판 바이어스 전압(Vbb)의 전위를 낮춘다. 결국, 기판 바이어스 전압(Vbb)이 기준전위에 이르게 되면 제 1제어신호(osc_en)는 로우레벨(Vss)로 천이되어 오실레이터(110)가 동작을 중지하고 이에 구동부(120) 및 챠지 펌프(130) 또한 동작을 정지하게 된다.
제 1제어신호(osc_en)가 하이레벨일 경우, 제 2제어신호(pullup_en)는 로우레벨(Vss) 상태로써 이에 레벨 천이기(150)는 제 2제어신호(pullup_en)에 의해 P14 트랜지스터만 턴온되어 전원 전압(Vdd)을 하부 노드로 인가한다. 그러면 이 전원전압(Vdd)에 의해 N15 트랜지스터가 턴온되어 P15와 N15의 연결 노드에 기판 바이어스 전압(Vbb)을 인가한다. 결국, 레벨 천이기(150)의 출력(trans_out)은 기판 바이어스전압(Vbb)의 전위가 되고 기판 바이어스전위 상승부(140)의 n형 트랜지스터의 문턱 전압 손실없이 완전히 오프시킨다.
반면에, 제 2제어신호(pullup_en)는 기판 바이어스 전압(Vbb)의 허용가능한 최저전위를 감지하여 기판 바이어스전위 상승부(140)를 온(ON)시키는 신호로써 기판 바이어스 전압(Vbb)이 기준전위보다 일정수준이상 더 낮아질 경우, 즉 허용가능한 최저전위보다 낮아질 경우 하이레벨(Vdd)을 출력한다.
이에, 레벨 천이기(150)는 제 2제어신호(pullup_en)가 하이레벨(Vdd)일 경우 P15 트랜지스터만 턴온되어 전원 전압(Vdd)을 하부 노드로 인가한다. 그러면 이 전원전압(Vdd)에 의해 N14 트랜지스터가 턴온되어 P14와 N14의 연결 노드에 기판바이어스 전압(Vbb)을 인가하지만 P15와 N15의 연결 노드의 전압은 계속 Vdd 정도도를 유지함으로, 결국 레벨 천이기(150)의 출력(trans_out)이 하이 레벨로 되어 기판 바이어스전위 상승부(140)의 n형 트랜지스터를 구동시킨다. 이에 챠지펌프(130)는 기판 바이어스 전압(Vbb)에서 접지전압(Vss) 레벨로 전압 레벨을 높여서 결국 기판 바이어스 전압(Vbb) 전위를 높인다.
도 4는 도 3의 회로에 포함된 기판 바이어스전위 검출부의 다른 실시예를 나타낸 회로도로서, 이 회로(100')는 전원전압(Vdd)과 접지전압(Vss) 단자 사이에 연결된 제 1 내지 제 3트랜지스터(P20, N20, N21)와, 상기 제 1 및 제 2트랜지스터(P20, N20)의 연결 노드로부터 기판 바이어스 전압의 기준 전위를 검출하는 신호(det_h)를 버퍼링하여 오실레이터를 인에이블시키기 위한 제 1제어신호(osc_en)를 출력하는 짝수개의 인버터들(I40, I41)과, 모두 게이트에 기판 바이어스전압을 인가받는 제 2 및 제 3트랜지스터(N20, N21)의 연결 노드를 통해서 기판 바이어스 전압의 기준전압보다 낮은 전위를 검출하는 신호(det_l)를 버퍼링하고 이를 반전하여 레벨 천이부를 인에이블시키기 위한 제 2제어신호(pullup_en)를 출력하는 홀수개의 인버터들(I42, I43,I44)로 구성되어 있다.
이때, 제 1트랜지스터(P20)는 접지 전압이 게이트에 항상 공급되는 p형 트랜지스터이며 제 2 및 제 3트랜지스터(N20, N21)는 n형 트랜지스터이다.
상기와 같이 구성된 역시 기판 바이어스전위 검출부(100')는 제 2 및 제 3트랜지스터(N20, N21)의 게이트에 인가되는 기판 바이어스 전압(Vbb)과 접지 전압과의 차를 이용하여 기판 바이어스 전압(Vbb)의 기준 전위를 검출한 제 1제어신호(osc_en)와 함께 허용가능한 기판 바이어스 전압(Vbb)의 최저 전위를 검출한 제 2제어신호(pullup_en)를 발생할 수 있다.
그러므로, 본 발명은 기판 바이어스 전압(Vbb) 레벨 절대값이 기준전위 절대값보다 작을때에는 제 1제어신호(osc_en)에 의해 오실레이터, 구동부 및 챠지펌프를 순차적으로 동작시키고 이에 챠지펌프를 통해 접지전압(Vss)에서 기판 바이어스 전압(Vbb)으로 전압 레벨이 떨어져서 결국 기판 바이어스 전압 레벨이 낮아진다.
이와 반대로, 기판 바이어스 전압(Vbb) 레벨 절대값이 최저전위 절대값보다 클 경우에는 제 2제어신호(pullup_en)에 의해 레벨천이부를 통해서 기판 바이어스전위 상승부를 구동시키면 챠지펌프가 기판바이어스 전압(Vbb)에서 접지전압 레벨로 전압 레벨을 높여서 결국 기판바이어스 전위를 높여줌으로써 기판 바이어스 전압을 항상 기준 레벨 근처에서 안정된 전위로 유지할 수 있게 한다.
이상 설명한 바와 같이, 본 고안의 기판 바이어스 발생 회로에 의하면, 기판 바이어스 전압(Vbb)으로 바이어스된 n-웰과 플로팅 상태인 p형 반도체기판(Vbb) 사이의 PN접합 용량에 의한 기판 바이어스 전압(Vbb)의 비정상적인 변화에 적절히 대응할 수 잇어 항상 기준 전위 근처에서 안정된 기판 바이어스 전압(Vbb) 레벨을 유지한다.
본 고안은 상기 실시예에만 한정되지 않으며, 본 고안의 기술적 사상의 범위내에서 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 많은 변형이가능함은 명백하다.

Claims (6)

  1. 기판 바이어스 전압의 기준전위를 검출하여 이에 기판 바이어스 전압을 낮추도록 내부 회로를 제어하기 위한 제 1제어신호와 기판 바이어스 전압의 최저전위를 검출하고 이에 기판 바이어스 전압을 상승하도록 내부 회로를 제어하는 제 2제어신호를 발생하는 기판 바이어스 전위 검출부;
    상기 기판 바이어스 전위 검출부로부터 인가된 제 1제어신호에 응답하여 일정주기로 발진하는 오실레이터;
    상기 오실레이터의 발진신호에 응답하여 구동신호를 발생하는 구동부;
    상기 구동부의 구동신호에 응답하여 전하를 펌핑해서 기판에 바이어스 전압을 공급하는 챠지펌프;
    상기 챠지펌프의 기판 바이어스 전위를 상승시키는 기판 바이어스전위 상승부를 포함하여 이루어진 반도체장치의 기판 바이어스 전압 발생회로에 있어서,
    상기 기판 바이어스 전위 검출부로부터 인가된 제 2제어신호에 응답하여 상기 기판 바이어스 전압이 기준전위보다 낮아 오실레이터의 비작동시 상기 기판 바이어스 전위상승부를 구동시키기 위한 구동신호를 발생하는 레벨 천이부를 더 포함하여 구성하는 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
  2. 제 1항에 있어서, 상기 기판 바이어스 전위 검출부는
    전원전압과 기판 바이어스 전압 단자 사이에 연결된 제 1 내지 제 3트랜지스터와, 상기 제 1 및 제 2트랜지스터의 연결 노드로부터 기판 바이어스 전압의 기준 전위를 검출하는 신호를 버퍼링하여 오실레이터를 인에이블시키기 위한 제 1제어신호를 출력하는 짝수개의 인버터들과, 상기 제 2 및 제 3트랜지스터의 연결 노드를 통해서 기판 바이어스 전압의 기준전압보다 낮은 전위를 검출하는 신호를 버퍼링하고 이를 반전하여 레벨 천이부를 인에이블시키기 위한 제 2제어신호를 출력하는 홀수개의 인버터를 포함하는 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
  3. 제 2항에 있어서, 상기 제 1트랜지스터는 게이트가 접지전압에 연결된 p형 트랜지스터이며, 제 2 및 제 3트랜지스터는 게이트와 소스가 공통 연결된 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
  4. 제 1항에 있어서, 상기 기판 바이어스 전위 검출부는
    전원전압과 접지전압단자 사이에 연결된 제 1 내지 제 3트랜지스터와, 상기 제 1 및 제 2트랜지스터의 연결 노드로부터 기판 바이어스 전압의 기준 전위를 검출하는 신호를 버퍼링하여 오실레이터를 인에이블시키기 위한 제 1제어신호를 출력하는 짝수개의 인버터들과, 모두 게이트에 기판 바이어스전압을 인가받는 제 2 및 제 3트랜지스터의 연결 노드를 통해서 기판 바이어스 전압의 기준전압보다 낮은 전위를 검출하는 신호를 버퍼링하고 이를 반전하여 레벨 천이부를 인에이블시키기 위한 제 2제어신호를 출력하는 홀수개의 인버터를 포함하는 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
  5. 제 1항에 있어서, 상기 기판 바이어스전위 상승부는
    n형 트랜지스터인 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
  6. 제 1항에 있어서, 상기 레벨 천이부는
    상기 제 2제어신호와 그 반전신호에 의해 게이팅되어 전원 전압을 인가하는 p형 트랜지스터들과, 상기 트랜지스터들의 출력에 의해 각각 게이팅되도록 교차연결되어 기판 바이어스 전압을 인가하는 n형 트랜지스터들로 구비된 것을 특징으로 하는 안정된 전위의 기판 바이어스 발생회로.
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