JP3300322B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3300322B2 JP3300322B2 JP2000004771A JP2000004771A JP3300322B2 JP 3300322 B2 JP3300322 B2 JP 3300322B2 JP 2000004771 A JP2000004771 A JP 2000004771A JP 2000004771 A JP2000004771 A JP 2000004771A JP 3300322 B2 JP3300322 B2 JP 3300322B2
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- JP
- Japan
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- power supply
- ring oscillator
- voltage
- external power
- memory device
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Description
【０００１】
【発明の属する技術分野】この発明はＤＲＡＭに必要な
記憶保持動作の周期を設定する周期設定回路に関するも
のである。
記憶保持動作の周期を設定する周期設定回路に関するも
のである。
【０００２】近年のＤＲＡＭでは外部からのクロック信
号を必要とすることなく、内部回路で記憶保持動作の周
期を設定するセルフ−リフレッシュモードを備えてい
る。このセルフ−リフレッシュモードでは記憶保持動作
の周期を電源電圧あるいは周囲温度等に関わらず一定と
するか、あるいは記憶セルのデータ保持能力が高い場合
すなわち電源電圧が高い場合には記憶保持動作の周期を
長くするとともに、記憶セルのデータ保持能力が低い場
合すなわち電源電圧が低い場合には記憶保持動作の周期
を短くする必要がある。
号を必要とすることなく、内部回路で記憶保持動作の周
期を設定するセルフ−リフレッシュモードを備えてい
る。このセルフ−リフレッシュモードでは記憶保持動作
の周期を電源電圧あるいは周囲温度等に関わらず一定と
するか、あるいは記憶セルのデータ保持能力が高い場合
すなわち電源電圧が高い場合には記憶保持動作の周期を
長くするとともに、記憶セルのデータ保持能力が低い場
合すなわち電源電圧が低い場合には記憶保持動作の周期
を短くする必要がある。
【０００３】
【従来の技術】セルフ−リフレッシュモードを備えた従
来のＤＲＡＭにおける記憶保持動作の周期設定回路を図
４に従って説明すると、奇数段のインバータ回路１を直
列に接続して構成したリングオシレータ２は外部電源Ｖ
ccの供給に基づいて所定の周波数で発振し、そのリング
オシレータ２の出力信号は例えばｎビットのカウンタ３
に出力される。そして、カウンタ３はリングオシレータ
２から出力されるパルス信号をカウントし、所定数のパ
ルス信号をカウントすると記憶保持動作を行うための動
作制御信号ΦR を出力し、その動作制御信号ΦR に基づ
いて多数の記憶セルの格納データが順次リフレッシュさ
れる。
来のＤＲＡＭにおける記憶保持動作の周期設定回路を図
４に従って説明すると、奇数段のインバータ回路１を直
列に接続して構成したリングオシレータ２は外部電源Ｖ
ccの供給に基づいて所定の周波数で発振し、そのリング
オシレータ２の出力信号は例えばｎビットのカウンタ３
に出力される。そして、カウンタ３はリングオシレータ
２から出力されるパルス信号をカウントし、所定数のパ
ルス信号をカウントすると記憶保持動作を行うための動
作制御信号ΦR を出力し、その動作制御信号ΦR に基づ
いて多数の記憶セルの格納データが順次リフレッシュさ
れる。
【０００４】
【発明が解決しようとする課題】上記のような周期設定
回路では外部電源Ｖccの電圧変動に基づいてその発振周
波数が変化し、図５に示すように同電源電圧が上昇した
場合には発振周波数が上がり、低下した場合には発振周
波数が下がる。この結果、外部電源Ｖccの電圧が上昇す
ると前記記憶保持動作の周期は短くなり、外部電源Ｖcc
の電圧が下降すると記憶保持動作の周期は長くなる。
回路では外部電源Ｖccの電圧変動に基づいてその発振周
波数が変化し、図５に示すように同電源電圧が上昇した
場合には発振周波数が上がり、低下した場合には発振周
波数が下がる。この結果、外部電源Ｖccの電圧が上昇す
ると前記記憶保持動作の周期は短くなり、外部電源Ｖcc
の電圧が下降すると記憶保持動作の周期は長くなる。
【０００５】一方、外部電源Ｖccが高い状態で各記憶セ
ルにデータが書き込まれると、各記憶セルにおいてデー
タ保持能力が向上するため記憶保持動作の周期は長くて
もよく、外部電源Ｖccが低い状態で各記憶セルにデータ
が書き込まれると、各記憶セルにおいてデータ保持能力
が低下するため記憶保持動作の周期を短くする必要があ
る。
ルにデータが書き込まれると、各記憶セルにおいてデー
タ保持能力が向上するため記憶保持動作の周期は長くて
もよく、外部電源Ｖccが低い状態で各記憶セルにデータ
が書き込まれると、各記憶セルにおいてデータ保持能力
が低下するため記憶保持動作の周期を短くする必要があ
る。
【０００６】従って、上記のような周期設定回路では特
定の外部電源電圧で設定された記憶保持動作の周期に対
し外部電源Ｖccの電源電圧が低下して記憶保持動作の周
期を短くする必要があるときには反対にその周期が長く
なり、外部電源Ｖccの電源電圧が上昇して記憶保持動作
の周期が長くてもよい場合にはその周期が反対に短くな
ってしまうという問題点がある。
定の外部電源電圧で設定された記憶保持動作の周期に対
し外部電源Ｖccの電源電圧が低下して記憶保持動作の周
期を短くする必要があるときには反対にその周期が長く
なり、外部電源Ｖccの電源電圧が上昇して記憶保持動作
の周期が長くてもよい場合にはその周期が反対に短くな
ってしまうという問題点がある。
【０００７】この発明の目的は、外部電源の変動にとも
なう記憶セルのデータ保持能力の変動に対応した記憶保
持動作の周期を自動的に設定し得る周期設定回路を備え
た半導体記憶装置を提供することにある。
なう記憶セルのデータ保持能力の変動に対応した記憶保
持動作の周期を自動的に設定し得る周期設定回路を備え
た半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】図１は第一の発明の原理
説明図である。すなわち、第一の発明では外部電源Ｖcc
の電圧変動に対し逆方向に変動する内部電源Ｖosc を電
源回路５から前記リングオシレータ２に供給し、その内
部電源Ｖosc により発振するリングオシレータ２の発振
周波数に基づく周期で記憶セルに対し記憶保持動作を行
う。
説明図である。すなわち、第一の発明では外部電源Ｖcc
の電圧変動に対し逆方向に変動する内部電源Ｖosc を電
源回路５から前記リングオシレータ２に供給し、その内
部電源Ｖosc により発振するリングオシレータ２の発振
周波数に基づく周期で記憶セルに対し記憶保持動作を行
う。
【０００９】また、図２に示す第二の発明ではしきい値
の異なる複数のトランジスタＴr1〜Ｔr4のゲートに前記
外部電源Ｖccの変動にともなって変動する基準電圧ＶF
を入力し、該基準電圧ＶF の変動にともなって順次オン
・オフ動作する該トランジスタＴr1〜Ｔr4の動作に基づ
いて該外部電源Ｖccと前記リングオシレータ２との間に
並列に接続された抵抗Ｒ７〜Ｒ１１の合成抵抗値を変更
することにより該外部電源Ｖccの電圧変動に対し逆方向
に変動する前記内部電源Ｖosc を形成する電源回路５を
構成した。請求項１に記載の発明は、リングオシレータ
の発振周波数に基づく周期で記憶セルのリフレッシュを
行う半導体記憶装置であって、外部電源を前記リングオ
シレータに内部電源として供給する電源回路を備え、前
記電源回路は、前記外部電源の電源変動に応答して電圧
が変動する基準電圧に基づいて、該外部電源の電源変動
に対して逆方向に変動する電圧を出力するトランジスタ
手段を有することを要旨とする。請求項２に記載の発明
は、リングオシレータの発振周波数に基づく周期で記憶
セルのリフレッシュを行う半導体記憶装置であって、外
部電源を前記リングオシレータに内部電源として供給す
る電源回路を備え、前記電源回路は、前記外部電源の電
源変動に応答して電圧が変動する基準電圧に基づいて、
該外部電源の電圧が上昇する場合には前記リングオシレ
ータの発振周波数を低下させる内部電源を該リングオシ
レータに供給するトランジスタ手段を有することを要旨
とする。請求項３に記載の発明は、リングオシレータの
発振周波数に基づく周期で記憶セルのリフレッシュを行
う半導体記憶装置であって、外部電源を前記リングオシ
レータに内部電源として供給する電源回路を備え、前記
電源回路は、前記外部電源の電源変動に応答して電圧が
変動する基準電圧に基づいて、該外部電源の電圧が下降
する場合には前記リングオシレータの発振周波数を上昇
させる内部電源を該リングオシレータに供給するトラン
ジスタ手段を有することを要旨とする。請求項４に記載
の発明は、請求項１、請求項２又は請求項３に記載の半
導体記憶装置において、前記電源回路は、外部電源の電
源線と内部電源の電源線との間に設けられ、前記基準電
圧をゲートに受けるトランジスタを含むことを要旨とす
る。請求項５に記載の発明は、請求項１、請求項２又は
請求項３に記載の半導体記憶装置において、前記電源回
路は、前記外部電源の電圧変動に応答して電圧が変動す
る基準電圧をゲートに受ける、しきい値の異なる複数の
トランジスタと、前記外部電源の電源線と前記内部電源
の電源線との間に設けられ、前記複数のトランジスタの
オン・オフ状態に応答して抵抗値の変動する抵抗手段と
を有することを要旨とする。
の異なる複数のトランジスタＴr1〜Ｔr4のゲートに前記
外部電源Ｖccの変動にともなって変動する基準電圧ＶF
を入力し、該基準電圧ＶF の変動にともなって順次オン
・オフ動作する該トランジスタＴr1〜Ｔr4の動作に基づ
いて該外部電源Ｖccと前記リングオシレータ２との間に
並列に接続された抵抗Ｒ７〜Ｒ１１の合成抵抗値を変更
することにより該外部電源Ｖccの電圧変動に対し逆方向
に変動する前記内部電源Ｖosc を形成する電源回路５を
構成した。請求項１に記載の発明は、リングオシレータ
の発振周波数に基づく周期で記憶セルのリフレッシュを
行う半導体記憶装置であって、外部電源を前記リングオ
シレータに内部電源として供給する電源回路を備え、前
記電源回路は、前記外部電源の電源変動に応答して電圧
が変動する基準電圧に基づいて、該外部電源の電源変動
に対して逆方向に変動する電圧を出力するトランジスタ
手段を有することを要旨とする。請求項２に記載の発明
は、リングオシレータの発振周波数に基づく周期で記憶
セルのリフレッシュを行う半導体記憶装置であって、外
部電源を前記リングオシレータに内部電源として供給す
る電源回路を備え、前記電源回路は、前記外部電源の電
源変動に応答して電圧が変動する基準電圧に基づいて、
該外部電源の電圧が上昇する場合には前記リングオシレ
ータの発振周波数を低下させる内部電源を該リングオシ
レータに供給するトランジスタ手段を有することを要旨
とする。請求項３に記載の発明は、リングオシレータの
発振周波数に基づく周期で記憶セルのリフレッシュを行
う半導体記憶装置であって、外部電源を前記リングオシ
レータに内部電源として供給する電源回路を備え、前記
電源回路は、前記外部電源の電源変動に応答して電圧が
変動する基準電圧に基づいて、該外部電源の電圧が下降
する場合には前記リングオシレータの発振周波数を上昇
させる内部電源を該リングオシレータに供給するトラン
ジスタ手段を有することを要旨とする。請求項４に記載
の発明は、請求項１、請求項２又は請求項３に記載の半
導体記憶装置において、前記電源回路は、外部電源の電
源線と内部電源の電源線との間に設けられ、前記基準電
圧をゲートに受けるトランジスタを含むことを要旨とす
る。請求項５に記載の発明は、請求項１、請求項２又は
請求項３に記載の半導体記憶装置において、前記電源回
路は、前記外部電源の電圧変動に応答して電圧が変動す
る基準電圧をゲートに受ける、しきい値の異なる複数の
トランジスタと、前記外部電源の電源線と前記内部電源
の電源線との間に設けられ、前記複数のトランジスタの
オン・オフ状態に応答して抵抗値の変動する抵抗手段と
を有することを要旨とする。
【００１０】（作用）第一の発明では、外部電源Ｖccの
電圧が上昇して記憶セルのデータ保持能力が高くなると
リングオシレータ２の発振周波数が低下して記憶保持動
作の周期は長くなり、外部電源Ｖccの電圧が下降して記
憶セルのデータ保持能力が低くなるとリングオシレータ
２の発振周波数が上昇して記憶保持動作の周期は短くな
る。
電圧が上昇して記憶セルのデータ保持能力が高くなると
リングオシレータ２の発振周波数が低下して記憶保持動
作の周期は長くなり、外部電源Ｖccの電圧が下降して記
憶セルのデータ保持能力が低くなるとリングオシレータ
２の発振周波数が上昇して記憶保持動作の周期は短くな
る。
【００１１】
【発明の実施の形態】以下、この発明を具体化した一実
施例を図２及び図３に従って説明する。なお、前記従来
例と同一構成部分は同一符号を付してその説明を省略す
る。
施例を図２及び図３に従って説明する。なお、前記従来
例と同一構成部分は同一符号を付してその説明を省略す
る。
【００１２】この実施例の周期設定回路は図２に示すよ
うに例えば４つのＮチャネルＭＯＳトランジスタＴr1〜
Ｔr4のドレインにはそれぞれ抵抗Ｒ１〜Ｒ４を介して外
部電源Ｖccが供給され、ソースはグランドＧに接続され
ている。そして、各トランジスタＴr1〜Ｔr4のしきい値
Ｖth1 〜Ｖth4 はＶth1 ＜Ｖth2 ＜Ｖth3 ＜Ｖth4 の関
係となるように設定されている。
うに例えば４つのＮチャネルＭＯＳトランジスタＴr1〜
Ｔr4のドレインにはそれぞれ抵抗Ｒ１〜Ｒ４を介して外
部電源Ｖccが供給され、ソースはグランドＧに接続され
ている。そして、各トランジスタＴr1〜Ｔr4のしきい値
Ｖth1 〜Ｖth4 はＶth1 ＜Ｖth2 ＜Ｖth3 ＜Ｖth4 の関
係となるように設定されている。
【００１３】各トランジスタＴr1〜Ｔr4のゲートには抵
抗Ｒ５を介して外部電源Ｖccが供給されるとともに抵抗
Ｒ６を介してグランドＧに接続されている。従って、ト
ランジスタＴr1〜Ｔr4のゲートには外部電源Ｖccを抵抗
Ｒ５，Ｒ６で分圧した基準電圧ＶF が入力されている。
抗Ｒ５を介して外部電源Ｖccが供給されるとともに抵抗
Ｒ６を介してグランドＧに接続されている。従って、ト
ランジスタＴr1〜Ｔr4のゲートには外部電源Ｖccを抵抗
Ｒ５，Ｒ６で分圧した基準電圧ＶF が入力されている。
【００１４】各トランジスタＴr1〜Ｔr4のドレインはそ
れぞれインバータ回路４を介してＰチャネルＭＯＳトラ
ンジスタＴr5〜Ｔr8のゲートに接続され、各トランジス
タＴr5〜Ｔr8のソースにはそれぞれ抵抗Ｒ７〜Ｒ１０を
介して外部電源Ｖccが供給され、ドレインはリングオシ
レータ２を構成する各インバータ回路１の電源端子に接
続されてリングオシレータ電源Ｖosc を供給している。
また、トランジスタＴr5〜Ｔr8及び抵抗Ｒ７〜Ｒ１０に
対し並列に抵抗Ｒ１１が接続されている。そして、リン
グオシレータ２の出力信号は前記カウンタ３に出力され
ている。
れぞれインバータ回路４を介してＰチャネルＭＯＳトラ
ンジスタＴr5〜Ｔr8のゲートに接続され、各トランジス
タＴr5〜Ｔr8のソースにはそれぞれ抵抗Ｒ７〜Ｒ１０を
介して外部電源Ｖccが供給され、ドレインはリングオシ
レータ２を構成する各インバータ回路１の電源端子に接
続されてリングオシレータ電源Ｖosc を供給している。
また、トランジスタＴr5〜Ｔr8及び抵抗Ｒ７〜Ｒ１０に
対し並列に抵抗Ｒ１１が接続されている。そして、リン
グオシレータ２の出力信号は前記カウンタ３に出力され
ている。
【００１５】さて、上記のような構成では外部電源Ｖcc
に基づく基準電圧ＶF が各トランジスタＴr1〜Ｔr4のし
きい値Ｖth1 〜Ｖth4 より低いと、各トランジスタＴr1
〜Ｔr4はオフされてインバータ回路４はＬレベルの信号
を出力するため、トランジスタＴr5〜Ｔr8がオンされ
る。従って、抵抗Ｒ７〜Ｒ１１の合成抵抗に基づいてリ
ングオシレータ２に外部電源Ｖccより低い電圧のリング
オシレータ電源Ｖosc が供給される。
に基づく基準電圧ＶF が各トランジスタＴr1〜Ｔr4のし
きい値Ｖth1 〜Ｖth4 より低いと、各トランジスタＴr1
〜Ｔr4はオフされてインバータ回路４はＬレベルの信号
を出力するため、トランジスタＴr5〜Ｔr8がオンされ
る。従って、抵抗Ｒ７〜Ｒ１１の合成抵抗に基づいてリ
ングオシレータ２に外部電源Ｖccより低い電圧のリング
オシレータ電源Ｖosc が供給される。
【００１６】一方、図３に示すように外部電源Ｖccの電
圧の上昇にともなって基準電圧ＶFが上昇してトランジ
スタＴr1〜Ｔr4のしきい値Ｖth1 〜Ｖth4 を超えると、
各トランジスタＴr1〜Ｔr4は基準電圧ＶF の上昇にとも
なって順次オンされ、これにともなってトランジスタＴ
r5〜Ｔr8が順次オフされて抵抗Ｒ７〜Ｒ１０とリングオ
シレータ２の接続は順次切断されるため、抵抗Ｒ７〜Ｒ
１１の合成抵抗は順次増大する。この結果、リングオシ
レータ電源Ｖosc は外部電源Ｖccの電圧上昇にともなっ
て下降するため、リングオシレータ２の発振周波数が低
下する。
圧の上昇にともなって基準電圧ＶFが上昇してトランジ
スタＴr1〜Ｔr4のしきい値Ｖth1 〜Ｖth4 を超えると、
各トランジスタＴr1〜Ｔr4は基準電圧ＶF の上昇にとも
なって順次オンされ、これにともなってトランジスタＴ
r5〜Ｔr8が順次オフされて抵抗Ｒ７〜Ｒ１０とリングオ
シレータ２の接続は順次切断されるため、抵抗Ｒ７〜Ｒ
１１の合成抵抗は順次増大する。この結果、リングオシ
レータ電源Ｖosc は外部電源Ｖccの電圧上昇にともなっ
て下降するため、リングオシレータ２の発振周波数が低
下する。
【００１７】従って、この周期設定回路では外部電源Ｖ
ccの変動に基づいて基準電圧ＶF がトランジスタＴr1〜
Ｔr4のしきい値Ｖth1 〜Ｖth4 を含む範囲で変動する
と、外部電源Ｖccの電圧上昇にともなってリングオシレ
ータ２の発振周波数が４段階に低下して記憶保持動作の
ための周期を４段階で長くすることができ、反対に外部
電源Ｖccの電圧下降にともなってリングオシレータ２の
発振周波数が４段階に上昇して記憶保持動作のための周
期を４段階で短くすることができる。この結果、常に記
憶セルのデータ保持能力に見合った記憶保持動作周期を
自動的に設定することができる。
ccの変動に基づいて基準電圧ＶF がトランジスタＴr1〜
Ｔr4のしきい値Ｖth1 〜Ｖth4 を含む範囲で変動する
と、外部電源Ｖccの電圧上昇にともなってリングオシレ
ータ２の発振周波数が４段階に低下して記憶保持動作の
ための周期を４段階で長くすることができ、反対に外部
電源Ｖccの電圧下降にともなってリングオシレータ２の
発振周波数が４段階に上昇して記憶保持動作のための周
期を４段階で短くすることができる。この結果、常に記
憶セルのデータ保持能力に見合った記憶保持動作周期を
自動的に設定することができる。
【００１８】
【発明の効果】以上詳述したように、この発明は外部電
源の電圧変動にともなう記憶セルのデータ保持能力の変
動に対応した記憶保持動作の周期を自動的に設定し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
源の電圧変動にともなう記憶セルのデータ保持能力の変
動に対応した記憶保持動作の周期を自動的に設定し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の動作特性を示す特性図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作特性を示す特性図である。
２ リングオシレータ ５ 電源回路 Ｖcc 外部電源 Ｖosc リングオシレータ電源 ＶF 基準電圧 Ｔr1〜Ｔr4 トランジスタ Ｒ７〜Ｒ１１ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−237509（ＪＰ，Ａ) 特開 昭59−111514（ＪＰ，Ａ) 特開 昭63−276316（ＪＰ，Ａ) 特開 平２−312095（ＪＰ，Ａ) 特開 昭57−207422（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/41 H03K 3/03 H01L 27/04
Claims (5)
- 【請求項１】 リングオシレータの発振周波数に基づく
周期で記憶セルのリフレッシュを行う半導体記憶装置で
あって、外部電源を前記リングオシレータに内部電源として供給
する電源回路を備え、 前記電源回路は、前記外部電源の電源変動に応答して電
圧が変動する基準電圧に基づいて、該外部電源の電源変
動に対して逆方向に変動する電圧を出力するトランジス
タ手段を有すること を特徴とする半導体記憶装置。 - 【請求項２】 リングオシレータの発振周波数に基づく
周期で記憶セルのリフレッシュを行う半導体記憶装置で
あって、 外部電源を前記リングオシレータに内部電源として供給
する電源回路を備え、 前記電源回路は、前記外部電源の電源変動に応答して電
圧が変動する基準電圧に基づいて、該外部電源の電圧が
上昇する場合には前記リングオシレータの発振周波数を
低下させる内部電源を該リングオシレータに供給するト
ランジスタ手段を有すること を特徴とする半導体記憶装置。 - 【請求項３】 リングオシレータの発振周波数に基づく
周期で記憶セルのリフレッシュを行う半導体記憶装置で
あって、 外部電源を前記リングオシレータに内部電源として供給
する電源回路を備え、 前記電源回路は、前記外部電源の電源変動に応答して電
圧が変動する基準電圧に基づいて、該外部電源の電圧が
下降する場合には前記リングオシレータの発振周波数を
上昇させる内部電源を該リングオシレータに供給するト
ランジスタ手段を有すること を特徴とする半導体記憶装置。 - 【請求項４】 前記電源回路は、外部電源の電源線と内
部電源の電源線との間に設けられ、前記基準電圧をゲー
トに受けるトランジスタを含むこと を特徴とする請求項１、請求項２又は請求項３に記載の
半導体記憶装置。 - 【請求項５】 前記電源回路は、 前記外部電源の電圧変動に応答して電圧が変動する基準
電圧をゲートに受ける 、しきい値の異なる複数のトラン
ジスタと、 前記外部電源の電源線と前記内部電源の電源線との間に
設けられ、前記複数のトランジスタのオン・オフ状態に
応答して抵抗値の変動する抵抗手段と を有することを特徴とする請求項１、請求項２又は請求
項３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004771A JP3300322B2 (ja) | 1991-02-14 | 2000-01-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004771A JP3300322B2 (ja) | 1991-02-14 | 2000-01-13 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021189A Division JPH04259986A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187979A JP2000187979A (ja) | 2000-07-04 |
| JP3300322B2 true JP3300322B2 (ja) | 2002-07-08 |
Family
ID=18533519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004771A Expired - Lifetime JP3300322B2 (ja) | 1991-02-14 | 2000-01-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300322B2 (ja) |
-
2000
- 2000-01-13 JP JP2000004771A patent/JP3300322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000187979A (ja) | 2000-07-04 |
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