JPH06208791A - 半導体集積回路のための内部降圧回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路のためのバーンインに適した
内部降圧回路の消費電流やレイアウト面積を低減する。 【構成】 外部電源電圧ＶCCに依存しない通常動作時用
の第１の基準電圧Ｖrefを発生するための３つのＰ形Ｍ
ＯＳトランジスタＱｐ13，Ｑｐ14，Ｑｐ16で構成された
第１の定電圧発生回路と、ＶCCに依存したバーンイン加
速試験用の第２の基準電圧Ｖrefbi を発生するための２
つのＰ形ＭＯＳトランジスタＱｐ10，Ｑｐ11と１つのＮ
形ＭＯＳトランジスタＱｎ10とで構成された第２の定電
圧発生回路とで基準電圧発生回路１０を構成する。しか
も、第１及び第２の定電圧発生回路の間に互いにフィー
ドバックをかける。２つの差動増幅器１１，１３と２つ
の出力ドライバーＱｐ17，Ｑｐ19とは、基準電圧発生回
路１０から出力されるＶrefとＶrefbi とのうちの高い
方の電圧を内部降圧電圧Ｖint として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）等の半導体集積回路に搭載
される内部降圧回路に関するものである。

【０００２】

【従来の技術】半導体集積回路の低消費電力化及びその
内部素子の信頼性確保のため、内部降圧回路を搭載した
半導体集積回路の開発が盛んになってきている。内部降
圧回路により外部電源電圧ＶCCに基づいて内部降圧電圧
を発生させ、該内部降圧電圧を内部素子へ供給するので
ある。例えば、特開昭６３−２４４２１７号公報に記載
された回路によれば、ＶCCの依存性の少ない内部降圧電
圧が得られる。

【０００３】一方、特開昭６４−１３２９２号公報に
は、省電力動作を要求されるバッテリーバックアップ時
のセルフリフレッシュ機能を備えたＤＲＡＭが記載され
ている。このＤＲＡＭでは、外部からのＲＡＳ（ロウア
ドレスストローブ）とＣＡＳ（カラムアドレスストロー
ブ）との特別な印加タイミングによって、通常動作モー
ドからセルフリフレッシュモードへの移行が起動され
る。ただし、従来は、省電力動作を要求されるセルフリ
フレッシュ時にも、通常動作時と同じ電圧で内部素子を
駆動していた。

【０００４】さて、堀口真志らによる電子情報通信学会
技術研究報告ＩＣＤ９１−１２９（１９９１年，第２５
〜３２頁）には、バーンインに適したＤＲＡＭ用電圧リ
ミッタが提案されている。この電圧リミッタによれば、
通常は安定した内部降圧電圧が得られ、かつＶCCを上げ
るだけで前記内部降圧電圧より高いバーンイン加速試験
のための電圧が内部素子へ自動的に供給される。そのた
めに、該電圧リミッタは、通常動作時用の内部降圧電圧
を発生するための第１の基準電圧発生回路（ＶRNレギュ
レータ）と、該内部降圧電圧を調整するための第１のト
リマ部とに加えて、バーンイン加速試験用の高電圧を発
生するための第２の基準電圧発生回路（ＶRBレギュレー
タ）と、該高電圧を調整するための第２のトリマ部とを
備えていた。

【０００５】

【発明が解決しようとする課題】従来のＤＲＡＭでは、
前記のようにセルフリフレッシュ時にも通常動作時と同
じ電圧で内部素子を動作させていたので、バッテリーバ
ックアップ時のＤＲＡＭの消費電力を十分に低減するこ
とができなかった。

【０００６】また、上記電圧リミッタを搭載したＤＲＡ
Ｍは、互いに独立した２つの基準電圧発生回路を備えて
いたので、消費電流やレイアウト面積の増加を招いてし
まっていた。また、２つのトリマ部を設けていたこと
は、消費電流やレイアウト面積の増加に拍車をかけてい
た。

【０００７】本発明の目的は、半導体集積回路のための
バーンインに適した内部降圧回路の消費電流やレイアウ
ト面積を低減することにある。

【０００８】本発明の他の目的は、省電力を要求される
動作モードにおける半導体集積回路の消費電力を低減す
ることにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１〜６の発明は、出力が互いにフィードバッ
クされた２つの定電圧発生回路を備えた単一の基準電圧
発生回路の２つの出力に基づいて１つの内部降圧電圧を
発生することとしたものである。また、請求項７〜１０
の発明では、単一の内部降圧回路から２つの内部降圧電
圧を出力することとした。

【００１０】また、請求項１１〜１８の発明では、半導
体集積回路においてセルフリフレッシュモード等の省電
力を要求される動作モードを採用すべき場合には、通常
動作モードの場合に比べて内部素子への供給電圧を低減
することとした。

【００１１】

【作用】請求項１〜６の発明によれば、単一の基準電圧
発生回路から出力される外部電源電圧に依存しない第１
の基準電圧と外部電源電圧に依存した第２の基準電圧と
に基づいて、各々通常動作時用の内部降圧電圧とバーン
イン加速試験用の高電圧とが得られる。しかも、第１及
び第２の基準電圧が互いに相関関係を有するように２つ
の定電圧発生回路に互いにフィードバックがかけられて
いるので、単一のトリマ手段で第１及び第２の基準電圧
を同時に補正することができる。

【００１２】請求項７〜１０の発明によれば、各々バー
ンイン加速試験を考慮した２つの内部降圧電圧が単一の
半導体集積回路内で利用可能となる。

【００１３】請求項１１〜１８の発明によれば、内部素
子への供給電圧の低減により、省電力を要求される動作
モードにおける半導体集積回路の消費電力が低減され
る。

【００１４】

【実施例】以下、本発明の実施例に係る内部降圧回路
と、該内部降圧回路を搭載したＤＲＡＭとについて、図
面を参照しながら説明する。

【００１５】（実施例１）図１は、本発明の第１の実施
例に係るＤＲＡＭのための内部降圧回路の回路図であ
る。図１に示す内部降圧回路２０は、ＤＲＡＭの内部素
子への供給電圧として内部降圧電圧Ｖint を出力するた
めの回路であって、基準電圧発生回路１０と、２つの差
動増幅器１１，１３と、出力ドライバーとしての２つの
Ｐ形ＭＯＳトランジスタＱｐ17，Ｑｐ19とを備えてい
る。基準電圧発生回路１０は、通常動作時用の基準電圧
（第１の基準電圧）Ｖref と、バーンイン加速試験用の
基準電圧（第２の基準電圧）Ｖrefbi とを発生する。第
１の差動増幅器１１は、Ｖrefbiを第１の入力とし、Ｖi
nt を第２の入力とする。第２の差動増幅器１３は、Ｖr
ef を第１の入力とし、Ｖint を第２の入力とする。Ｑ
ｐ17のゲートは第１の差動増幅器１１の出力により、Ｑ
ｐ19のゲートは第２の差動増幅器１３の出力により各々
制御される。ＶCCは外部電源電圧、ＶSSは接地電源電圧
である。

【００１６】基準電圧発生回路１０は、ＶCCの依存性の
少ないＶref と、ＶCCに依存したＶrefbi とを発生する
ためのＣＭＯＳ構成の回路である。詳しくは、ＶSSから
ＶCCへ向けて２つのＰ形ＭＯＳトランジスタＱｐ16，Ｑ
ｐ14で各々定電圧源（ＭＯＳダイオード）を構成し、か
つ１つのＰ形ＭＯＳトランジスタＱｐ13で定電流源を構
成することにより、ＶCCに依存せずＶSSに依存した第１
の基準電圧Ｖref を発生するようにし、またＶCCからＶ
SSへ向けて２つのＰ形ＭＯＳトランジスタＱｐ10，Ｑｐ
11で各々定電圧源（ＭＯＳダイオード）を構成し、かつ
１つのＮ形ＭＯＳトランジスタＱｎ10で定電流源を構成
することにより、ＶSSに依存せずＶCCに依存した第２の
基準電圧Ｖrefbi を発生するようにしたものである。Ｑ
ｐ10,11,14,16 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Ｑｎ10のゲートとＱ
ｐ14のソースとを短絡させ、Ｑｐ13のゲートとＱｐ11の
ドレインとを短絡させた構成となっている。Ｑｐ10,11,
13,14,16及びＱｎ10は全て飽和領域で動作させる。１０
３はＶrefbi のための出力ノード、１０４はＶrefのた
めの出力ノードである。１０２はＱｐ10とＱｐ11との接
続ノード、１０５はＱｐ14とＱｐ16との接続ノードであ
る。

【００１７】ここで、基準電圧発生回路１０の動作原理
を簡単に説明する。Ｖref をほぼ一定とすると、飽和領
域で動作するＱｎ10のゲート電位は一定値Ｖref であ
り、そのソース電位はＶSSである。したがって、Ｑｎ10
のゲート・ソース間電圧はほぼ一定である。この結果、
Ｑｎ10は定電流源として動作し、Ｑｎ10のドレイン電流
Ｉｄｎ10はほぼ一定となる。また、Ｑｐ10とＱｐ11とＱ
ｎ10との各々のドレイン電流Ｉｄｐ10，Ｉｄｐ11，Ｉｄ
ｎ10が相等しいときのＱｐ11のドレイン電位（そのゲー
ト電位に等しい。）が定常状態におけるＶrefbi であ
る。したがって、定常状態におけるＩｄｐ10及びＩｄｐ
11はほぼ一定である。一方、各々飽和領域で動作するＱ
ｐ10とＱｐ11とはそれぞれゲート・ドレイン間を短絡し
たＭＯＳトランジスタにより構成されるダイオードであ
るため、Ｉｄｐ10及びＩｄｐ11はその各々のゲート・ソ
ース間電圧によりほぼ決定される。Ｉｄｐ10とＩｄｐ11
とが前記のようにほぼ一定であるとき、Ｑｐ10及びＱｐ
11の各々のゲート・ソース間電圧はほぼ一定である。以
上のことから、Ｖrefbi とＶCCとの間の電位差（Ｑｐ10
のソースとＱｐ11のゲートとの間の電位差に等しい。）
はほぼ一定である。

【００１８】一方、Ｑｐ13のゲート・ソース間電圧はＶ
refbi とＶCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するＱｐ13は定電流源となる。つま
り、Ｑｐ13のドレイン電流Ｉｄｐ13はＶCCが変動しても
ほぼ一定である。また、Ｑｐ13とＱｐ14とＱｐ16との各
々のドレイン電流Ｉｄｐ13，Ｉｄｐ14，Ｉｄｐ16が相等
しいときのＱｐ14のソース電位が定常状態におけるＶre
f である。したがって、定常状態におけるＩｄｐ14及び
Ｉｄｐ16はほぼ一定である。一方、各々飽和領域で動作
するＱｐ14とＱｐ16とはそれぞれゲート・ドレイン間を
短絡したＭＯＳトランジスタにより構成されるダイオー
ドであるため、Ｉｄｐ14及びＩｄｐ16はその各々のゲー
ト・ソース間電圧によりほぼ決定される。Ｉｄｐ14とＩ
ｄｐ16とが前記のようにほぼ一定であるとき、Ｑｐ14及
びＱｐ16の各々のゲート・ソース間電圧はほぼ一定であ
る。以上のことから、Ｖref とＶSSとの間の電位差（Ｑ
ｐ14のソースとＱｐ16のゲートとの間の電位差に等し
い。）はほぼ一定である。

【００１９】以上説明したように、図１のようなフィー
ドバック構成を採用した基準電圧発生回路１０におい
て、Ｖrefbi はＶCCより所定電位だけ低く、ＶSSに依存
せずＶCCに依存した一定の基準電圧となる。また、Ｖre
f はＶSSより所定電位だけ高く、ＶCCに依存せずＶSSに
依存した一定の基準電圧となる。

【００２０】基準電圧発生回路１０を構成する６つのＭ
ＯＳトランジスタがすべて飽和領域で動作する場合に
は、式（１）が成り立つ。 Ｖref ＝−（２√βp1＊（√βp3＋０２６９√βp4） ／（√（βp1＊βp4）−４√（βn0＋βp3）））Ｖtp −（４√（βn0＊βp3） ／（√( βp1＊βp4）−４√（βn0＋βp3）））Ｖtn ＋ＶSS （１） βp0, βp1, βp3, βp4, βp6, βn0：Ｑｐ10,11,13,1
4,16, Ｑｎ10のそれぞれの利得係数 Ｖtp：Ｐ形ＭＯＳトランジスタのスレッシュホールド電
圧 Ｖtn：Ｎ形ＭＯＳトランジスタのスレッシュホールド電
圧 ただし、簡単のため、各Ｐ形ＭＯＳトランジスタのスレ
ッシュホールド電圧は相等しいものとした。また、βp0
＝βp1、βp4＝βp6とすることにより、式（１）がβp0
及びβp6を含まないようにした。Ｖrefbi の表式は省略
する。

【００２１】次に、図１中の差動増幅器１１，１３と出
力ドライバーＱｐ17，Ｑｐ19とのはたらきを説明する。
Ｖint がＶrefbi に比較して低くなったときには、Ｖin
t を上昇させるべく第１の差動増幅器１１の出力電圧が
降下してＱｐ17をオンさせる。そして、Ｖint がＶrefb
i まで上昇すると、第１の差動増幅器１１の出力電圧が
上昇してＱｐ17をオフさせる。よって、Ｖint はＶrefb
i と同電圧までは上昇する。同様に、第２の差動増幅器
１３とＱｐ19とのはたらきにより、Ｖint はＶref と同
電圧までは上昇する。つまり、Ｖint はＶref とＶrefb
i との高い方の電圧まで上昇する。

【００２２】図３は、上記内部降圧回路２０におけるＶ
int の外部電源電圧依存性を示す図である。Ｖref とＶ
SSとの差と、Ｖrefbi とＶCCとの差とは、各々所望値に
設定される。しかも、ＶCCが６Ｖより低い範囲（ＤＲＡ
Ｍの通常動作時のＶCCの規定範囲４．５Ｖ〜５．５Ｖを
含む。）では、Ｖrefbi よりＶref を高く設定してある
ので、Ｖint はＶCCに依存しないＶref と等しくなる。
一方、ＶCCが６Ｖ以上の範囲（ＤＲＡＭのバーンイン加
速試験時のＶCC範囲）では、Ｖref よりＶrefbi を高く
設定してあるので、Ｖint はＶCCに依存したＶrefbi と
等しくなる。このＶCCに依存したＶint により、ＤＲＡ
Ｍの内部素子へのストレスを増大させることができる。

【００２３】式（１）より明らかなように、スレッシュ
ホールド電圧等の製造バラツキによって、Ｖref ひいて
はＶint のバラツキが発生する。図２は、Ｖint を調整
するためのトリマ部の構成例（ヒューズＲＯＭ部）を示
す図である。図２によれば、図１中のＱｐ16は互いに直
列接続された６つのＰ形ＭＯＳトランジスタＱｐ30〜35
により、Ｑｎ10は互いに直列接続された６つのＮ形ＭＯ
ＳトランジスタＱｎ30〜35により各々構成される。Ｆ０
〜Ｆ４はＱｐ31〜35の各々のソース・ドレイン間に配さ
れたヒューズであり、Ｆ５〜Ｆ９はＱｎ31〜35の各々の
ソース・ドレイン間に配されたヒューズである。Ｆ０〜
Ｆ４のうちの少なくとも１本を切断すると、Ｑｐ16のチ
ャネル長が等価的に変更される。同様に、Ｆ５〜Ｆ９の
うちの少なくとも１本を切断すると、Ｑｎ10のチャネル
長が等価的に変更される。３０１〜３１０は各トランジ
スタ間の接続ノードである。

【００２４】Ｖref は、式（１）に示されるように基準
電圧発生回路１０を構成している各ＭＯＳトランジスタ
の利得係数βに依存しており、その利得係数βは式
（２）で表される。 β＝μ＊Ｃox＊Ｗ／２＊Ｌ （２） ここに、μはキャリアの移動度、Ｃoxはゲート酸化膜容
量、Ｗはチャネル幅、Ｌはチャネル長である。式（１）
及び（２）によれば、ＭＯＳトランジスタのチャネル長
Ｌを変化させることにより、その利得係数βを変化させ
ることができ、Ｖref を変化させることができ、ひいて
はＶint を調整できることがわかる。

【００２５】次に、ヒューズ切断によりＶref とＶrefb
i とを同時に補正できることを、図４を用いて説明す
る。図４は、Ｖint の調整過程を説明するために描かれ
たＶint の外部電源電圧依存性を示す図である。図４に
は、Ｖtp（Ｐ形ＭＯＳトランジスタのスレッシュホール
ド電圧）が設定値の場合と、Ｖtpが設定値から−０．０
５Ｖ外れた場合と、ヒューズ切断によりＶref とＶrefb
i とを同時に補正することによりＶint を調整した場合
との３通りの場合のＶint のＶCC依存性を、各々実線、
破線及び一点鎖線で示している。

【００２６】Ｖtpがその設定値から０．０５Ｖ低くなっ
た場合、ＶCCが６Ｖより低い範囲ではＶint がその設定
値より高くなり、ＶCCが６Ｖ以上の範囲ではＶint がそ
の設定値より低くなってしまう。この場合には、図２中
のＱｎ10のための５本のヒューズＦ５〜Ｆ９のうちの所
要の補正量に応じた本数のヒューズを切断する。そうす
れば、ヒューズ切断前よりもＱｎ10のゲート長が等価的
に長くなり、そのドレイン電流Ｉｄｎ10が減少する。こ
の結果、Ｖrefbi が高くなる。そして同時に、Ｖrefbi
をゲート入力としたＱｐ13のドレイン電流Ｉｄｐ13が減
少し、Ｖref が低くなる。つまり、図４中の破線の特性
は、実線の特性に近い一点鎖線の特性に補正される。

【００２７】逆にＶtpが設定値より高くなった場合に
は、図示はしないが、ＶCCが６Ｖより低い範囲ではＶin
t がその設定値より低くなり、ＶCCが６Ｖ以上の範囲で
はＶint がその設定値より高くなってしまう。この場合
には、図２中のＱｐ16のための５本のヒューズＦ０〜Ｆ
４のうちの所要の補正量に応じた本数のヒューズを切断
する。そうすれば、ヒューズ切断前よりもＱｐ16のゲー
ト長が等価的に長くなり、そのドレイン電流Ｉｄｐ16が
減少する。この結果、Ｖref が高くなる。そして同時
に、Ｖref をゲート入力としたＱｎ10のドレイン電流Ｉ
ｄｎ10が減少し、Ｖrefbi が低くなる。つまり、この場
合にもヒューズ切断によりＶref とＶrefbiとを同時に
補正でき、図４中の実線の特性に近い所望の特性を実現
できる。

【００２８】以上のとおり本実施例によれば、互いにフ
ィードバックをかけたＶref とＶrefbi とを単一の基準
電圧発生回路１０で発生し、両者のうち高い方に基づい
てＶint を発生する内部降圧回路２０の構成を採用した
ので、通常動作時用の基準電圧発生回路とバーンイン加
速試験用の基準電圧発生回路とを別々に設けていた従来
とは違って、内部降圧回路の消費電流及びレイアウト面
積が低減される。そのうえ、Ｖref とＶrefbi とを同時
に調整できるトリマ部の構成を基準電圧発生回路１０中
に採用したので、通常動作時用のトリマ部とバーンイン
加速試験用のトリマ部とを別々に設けていた従来とは違
って、トリマ部のレイアウト面積が低減される。また、
本実施例のトリマ部では外部電源と接地電源との間に定
常電流が流れてしまうような貫通電流のパスが存在しな
いため、内部降圧回路の消費電流が更に低減される。

【００２９】なお、上記チャネル長調整方式に代えて、
チャネル幅Ｗを調整する方式を採用してもよい。具体的
には、ＭＯＳトランジスタの並列数を変更するのであ
る。また、上記ヒューズ切断方式に代えて、デコード信
号に基づいてＭＯＳトランジスタの直列数又は並列数を
変更する方式を採用することも可能である。

【００３０】さて、ＤＲＡＭは、メモリセルの静電容量
（キャパシタ）に電荷を蓄え、その電荷の有無により情
報を記憶しておくものである。ＤＲＡＭの通常動作時に
は、このメモリセルへの書き込み電圧をセンスアンプに
より供給する。また、ＤＲＡＭ中には、情報を書き込ん
だり、読み出したり、その他の機能を満足させるための
周辺回路が内蔵されている。本実施例によれば、ＤＲＡ
Ｍ中のセンスアンプと周辺回路とに図１の内部降圧回路
２０から同一のＶint が供給される。ＶCCを降圧したＶ
int をセンスアンプへ供給するのは、メモリセルの容量
酸化膜の信頼性確保等のためである。また、ＶCCを降圧
したＶint を周辺回路へ供給するのは、内部素子の微細
化に伴う信頼性の確保、低消費電力化等のためである。

【００３１】ＤＲＡＭの通常動作時において周辺回路の
動作速度を高めかつメモリセルの信頼性を確保するため
には、周辺回路への供給電圧に比べてセンスアンプへの
供給電圧を低くすることが必要となる。例えばＶCCが５
Ｖの場合、周辺回路へ第１の内部降圧電圧Ｖint1として
４Ｖを、センスアンプへ第２の内部降圧電圧Ｖint2とし
て３．３Ｖを各々供給するのである。本実施例によれ
ば、各々図１の構成を備えた内部降圧回路をＤＲＡＭ中
に２つ搭載し、一方の内部降圧回路からＶint1を、他方
の内部降圧回路からＶint2を各々出力する。

【００３２】（実施例２）第２の実施例は、単一の内部
降圧回路から互いに異なる２つの内部降圧電圧Ｖint1，
Ｖint2を出力できるようにしたものである。

【００３３】図５は、本発明の第２の実施例に係るＤＲ
ＡＭのための内部降圧回路の回路図である。図５に示す
内部降圧回路３０は、２つの内部降圧電圧Ｖint1，Ｖin
t2を出力するための回路であって、基準電圧発生回路６
０と、４つの差動増幅器６１〜６４と、出力ドライバー
としての４つのＰ形ＭＯＳトランジスタＱｐ67，Ｑｐ6
8，Ｑｐ69，Ｑｐ6aとを備えている。基準電圧発生回路
６０は、第１の内部降圧電圧Ｖint1のために、通常動作
時用の基準電圧（第１の基準電圧）Ｖref1と、バーンイ
ン加速試験用の基準電圧（第２の基準電圧）Ｖrefbi1と
を発生する。また、同基準電圧発生回路６０は、第２の
内部降圧電圧Ｖint2のために、通常動作時用の基準電圧
（第３の基準電圧）Ｖref2と、バーンイン加速試験用の
基準電圧（第４の基準電圧）Ｖrefbi2とを発生する。第
１の差動増幅器６１は、Ｖrefbi1を第１の入力とし、Ｖ
int1を第２の入力とする。第２の差動増幅器６２は、Ｖ
refbi2を第１の入力とし、Ｖint2を第２の入力とする。
第３の差動増幅器６３は、Ｖref1を第１の入力とし、Ｖ
int1を第２の入力とする。第４の差動増幅器６４は、Ｖ
ref2を第１の入力とし、Ｖint2を第２の入力とする。Ｑ
ｐ67のゲートは第１の差動増幅器６１の出力により、Ｑ
ｐ68のゲートは第２の差動増幅器６２の出力により、Ｑ
ｐ69のゲートは第３の差動増幅器６３の出力により、Ｑ
ｐ6aのゲートは第４の差動増幅器６４の出力により各々
制御される。

【００３４】基準電圧発生回路６０は、ＶCCの依存性の
少ないＶref1，Ｖref2と、ＶCCに依存したＶrefbi1，Ｖ
refbi2とを発生するためのＣＭＯＳ構成の回路である。
詳しくは、ＶSSからＶCCへ向けて４つのＰ形ＭＯＳトラ
ンジスタＱｐ66，Ｑｐ65，Ｑｐ64，Ｑｐ63を直列に配設
することにより、ＶCCに依存せずＶSSに依存したＶref
1，Ｖref2を発生するようにし、またＶCCからＶSSへ向
けて３つのＰ形ＭＯＳトランジスタＱｐ60，Ｑｐ61，Ｑ
ｐ62と１つのＮ形ＭＯＳトランジスタＱｎ60とを直列に
配設することにより、ＶSSに依存せずＶCCに依存したＶ
refbi1，Ｖrefbi2を発生するようにしたものである。Ｑ
ｐ60,62,65,66 はすべてゲート・ドレイン間を短絡させ
た形のダイオードを形成しており、Ｑｎ60のゲートとＱ
ｐ64のソースとを短絡させ、Ｑｐ63のゲートとＱｐ61の
ゲートとＱｐ62のドレインとを短絡させた構成となって
いる。また、Ｑｐ64のゲートはＱｐ65のドレインに短絡
している。つまり、図５の基準電圧発生回路６０は、図
１の基準電圧発生回路１０中のＱｐ11をＱｐ61，Ｑｐ62
に、Ｑｐ14をＱｐ64，Ｑｐ65に各々置換した構成となっ
ている。Ｑｐ60,61,62,63,64,65,66及びＱｎ60は全て飽
和領域で動作させる。６１０はＶrefbi1のための出力ノ
ード、６０３はＶrefbi2のための出力ノード、６０４は
Ｖref1のための出力ノード、６１１はＶref2のための出
力ノードである。６０２はＱｐ60とＱｐ61との接続ノー
ド、６０５はＱｐ65とＱｐ66との接続ノードである。

【００３５】ここで、基準電圧発生回路６０の動作原理
を簡単に説明する。Ｖref1をほぼ一定とすると、飽和領
域で動作するＱｎ60のゲート電位は一定値Ｖref1であ
り、そのソース電位はＶSSである。したがって、Ｑｎ60
のゲート・ソース間電圧はほぼ一定である。この結果、
Ｑｎ60は定電流源として動作し、Ｑｎ60のドレイン電流
Ｉｄｎ60はほぼ一定となる。また、Ｑｐ60とＱｐ61とＱ
ｐ62とＱｎ60との各々のドレイン電流Ｉｄｐ60，Ｉｄｐ
61，Ｉｄｐ62，Ｉｄｎ60が相等しいときのＱｐ62のドレ
イン電位（そのゲート電位に等しい。）が定常状態にお
けるＶrefbi2である。したがって、定常状態におけるＩ
ｄｐ60，Ｉｄｐ61，Ｉｄｐ62はほぼ一定である。一方、
Ｑｐ60とＱｐ61とＱｐ62とは各々飽和領域で動作するの
で、Ｉｄｐ60，Ｉｄｐ61，Ｉｄｐ62はその各々のゲート
・ソース間電圧によりほぼ決定される。Ｉｄｐ60とＩｄ
ｐ61とＩｄｐ62とが前記のようにほぼ一定であるとき、
Ｑｐ60，Ｑｐ61及びＱｐ62のゲート・ソース間電圧はほ
ぼ一定である。以上のことから、Ｖrefbi2とＶCCとの間
の電位差（Ｑｐ60のソースとＱｐ61のゲートとの間の電
位差に等しい。）はほぼ一定である。また、Ｉｄｐ61も
ＶCCに依らず一定となるため、Ｖrefbi1とＶCCとの間の
電位差もほぼ一定である。

【００３６】一方、Ｑｐ63のゲート・ソース間電圧はＶ
refbi2とＶCCとの間の電位差であってほぼ一定であるの
で、飽和領域で動作するＱｐ63は定電流源となる。つま
り、Ｑｐ63のドレイン電流Ｉｄｐ63はＶCCが変動しても
ほぼ一定である。また、Ｑｐ63とＱｐ64とＱｐ65とＱｐ
66との各々のドレイン電流Ｉｄｐ63，Ｉｄｐ64，Ｉｄｐ
65，Ｉｄｐ66が相等しいときのＱｐ64のソース電位が定
常状態におけるＶref1である。したがって、定常状態に
おけるＩｄｐ64，Ｉｄｐ65及びＩｄｐ66はほぼ一定であ
る。一方、Ｑｐ64とＱｐ65とＱｐ66とは各々飽和領域で
動作するので、Ｉｄｐ64，Ｉｄｐ65，Ｉｄｐ66はその各
々のゲート・ソース間電圧によりほぼ決定される。Ｉｄ
ｐ64とＩｄｐ65とＩｄｐ66とが前記のようにほぼ一定で
あるとき、Ｑｐ64，Ｑｐ65及びＱｐ66のゲート・ソース
間電圧はほぼ一定である。以上のことから、Ｖref1とＶ
SSとの間の電位差（Ｑｐ64のソースとＱｐ66のゲートと
の間の電位差に等しい。）はほぼ一定であり、Ｖref2と
ＶSSとの間の電位差（Ｑｐ65のソースとＱｐ66のゲート
との間の電位差に等しい。）はほぼ一定である。

【００３７】以上説明したように、図５のようなフィー
ドバック構成を採用した基準電圧発生回路６０におい
て、Ｖrefbi1及びＶrefbi2はＶCCより各々所定電位だけ
低く、ＶSSに依存せずＶCCに依存した一定の基準電圧と
なる。また、Ｖref1及びＶref2は各々ＶSSより所定電位
だけ高く、ＶCCに依存せずＶSSに依存した一定の基準電
圧となる。ただし、Ｖrefbi1＞Ｖrefbi2かつＶref1＞Ｖ
ref2である。

【００３８】更に、図５の内部降圧回路３０の構成によ
れば、第１及び第３の差動増幅器６１，６３とＱｐ67と
Ｑｐ69とのはたらきにより、Ｖint1はＶref1とＶrefbi1
との高い方の電圧まで上昇する。同様に、第２及び第４
の差動増幅器６２，６４とＱｐ68とＱｐ6aとのはたらき
により、Ｖint2はＶref2とＶrefbi2との高い方の電圧ま
で上昇する。

【００３９】図６は、上記内部降圧回路３０におけるＶ
int1及びＶint2の外部電源電圧依存性を示す図である。
図３の場合と同様に、ＶCCが６Ｖより低い範囲ではＶin
t1及びＶint2はともにＶCCに依存せず、ＶCCが６Ｖ以上
の範囲ではＶint1及びＶint2はともにＶCCに依存した内
部素子へのストレス印加可能な高電圧となる。ただし、
Ｖint1＞Ｖint2である。Ｖint1及びＶint2の調整は、図
２と同様のヒューズＲＯＭ部の操作等により達成するこ
とができる。

【００４０】図７は、図５の構成を有する内部降圧回路
３０を搭載したＤＲＡＭのブロック図である。図７にお
いて、２１はメモリセル、２２はワードライン、２３は
ビットライン、２４はメモリセル２１へ書き込み電圧を
供給するためのセンスアンプ、２５はその他の周辺回路
である。内部降圧回路３０は、周辺回路２５へＶint1を
供給するとともに、センスアンプ２４へＶint1より低い
Ｖint2を供給する。これにより、ＤＲＡＭの通常動作時
において、周辺回路２５の動作速度が高められ、かつメ
モリセル２１の容量酸化膜の信頼性が確保される。

【００４１】以上のとおり本実施例によれば、単一の内
部降圧回路３０から互いに異なる２つの内部降圧電圧Ｖ
int1，Ｖint2を出力できる。したがって、各々図１の構
成を備えた内部降圧回路をＤＲＡＭ中に２つ搭載し、一
方の内部降圧回路からＶint1を、他方の内部降圧回路か
らＶint2を各々出力する場合に比べて、内部降圧回路の
消費電流及びレイアウト面積が低減される。

【００４２】なお、図５の構成から３つ以上の内部降圧
電圧を発生する構成への発展は、当業者にとって容易で
あろう。

【００４３】（実施例３）第３の実施例は、単一の内部
降圧回路から互いに異なる２つの内部降圧電圧Ｖint1，
Ｖint2（Ｖint1＞Ｖint2）のうちの１つを選択出力でき
るようにしたものである。

【００４４】図８は、本発明の第３の実施例に係るＤＲ
ＡＭのための内部降圧回路の回路図である。図８に示す
内部降圧回路４０は、Ｖint1及びＶint2のうちの一方を
１つの内部降圧電圧Ｖint として出力するための回路で
あって、図５の構成に２つのＰ形ＭＯＳトランジスタＱ
ｐ6b，Ｑｐ6cを付加してなるものである。Ｑｐ6b及びＱ
ｐ6cは、Ｖint1からＶint2へ向けて直列に配設されてい
る。Ｑｐ6bのゲートは第１の制御信号Ａにより、Ｑｐ6c
のゲートは第２の制御信号Ｂにより各々制御される。６
１２はＱｐ6bとＱｐ6cとの接続ノードであり、かつＶin
t のための出力ノードである。

【００４５】図８の内部降圧回路４０において、第１の
制御信号Ａを低レベル、第２の制御信号Ｂを高レベルに
すれば、Ｑｐ6bはオン状態、Ｑｐ6cはオフ状態となる。
このとき、内部降圧回路４０から出力されるＶint はＶ
int1と等しくなる。これとは逆に第１の制御信号Ａを高
レベル、第２の制御信号Ｂを低レベルにすれば、Ｑｐ6b
はオフ状態、Ｑｐ6cはオン状態となるので、Ｖint はＶ
int2と等しくなる。つまり、本実施例によれば、各々図
６に示す外部電源電圧依存性を持ったＶint1及びＶint2
のうちのいずれをＶint として出力するかを任意に切り
換えることができるのである。

【００４６】図９は、図８の構成を有する内部降圧回路
４０を搭載したＤＲＡＭのブロック図である。内部降圧
回路４０は、センスアンプ２４及び周辺回路２５へ共通
のＶint を供給する。しかも、ＤＲＡＭの通常動作モー
ドではＶint1が、セルフリフレッシュモードではＶint1
より低いＶint2が各々Ｖint として選択される。

【００４７】通常動作時には、内部降圧回路４０からセ
ンスアンプ２４及び周辺回路２５へ、Ｖint2より高いＶ
int1が供給される。これにより、記憶情報の書き込み／
読み出しのためのＤＲＡＭ内部回路の高い動作速度が保
証される。ＶCCを６Ｖ以上に上げれば、Ｖint1によりＤ
ＲＡＭのバーンイン加速試験を実行することも可能であ
る。

【００４８】内部回路の高い動作速度を必要としないバ
ッテリーバックアップ時、特にセルフリフレッシュモー
ドでは、内部降圧回路４０からセンスアンプ２４及び周
辺回路２５へ、Ｖint1より低いＶint2が供給される。こ
れにより、記憶情報を保持しつつ、ＤＲＡＭの消費電力
を低減することができる。詳細には、リフレッシュ動作
のための消費電力だけでなく、リフレッシュ動作を実行
していない待機時の消費電力も低減される。

【００４９】さて、図９において、センスアンプ２４へ
の供給電圧Ｖint は前述したようにメモリセル２１への
書き込み電圧となる。メモリセル２１のキャパシタに記
憶情報として蓄えられる電荷の量は、Ｖint の大きさに
依存している。メモリセル２１のキャパシタに蓄えられ
た電荷量が変動すると、その記憶情報の保持時間が変動
する結果、リフレッシュ動作を行わなければならない時
間間隔（リフレッシュオーバーヘッド時間）が変動す
る。次に説明する第４の実施例は、この問題を解決した
ものである。

【００５０】（実施例４）第４の実施例は、ＤＲＡＭに
おいてセンスアンプへの供給電圧の変動をおさえるよう
にしたものである。

【００５１】図１０は、本発明の第４の実施例に係る内
部降圧回路を搭載したＤＲＡＭのブロック図である。図
１０中の内部降圧回路４０の内部構成は、図８のとおり
である。この内部降圧回路４０は、周辺回路２５へＶin
t を供給する一方、センスアンプ２４へＶint2を供給す
る。

【００５２】内部降圧回路４０から周辺回路２５へ供給
されるＶint は、第３の実施例の場合と同様に、ＤＲＡ
Ｍの通常動作モードではＶint1であり、セルフリフレッ
シュモードではＶint1より低いＶint2である。ところ
が、第３の実施例の場合とは違って、センスアンプ２４
へは通常動作モード及びセルフリフレッシュモードのい
ずれであってもＶint2が供給される。

【００５３】本実施例によれば、メモリセル２１のデー
タ保持特性を悪化させることなく、セルフリフレッシュ
動作時に周辺回路２５への供給電圧Ｖint を下げること
でＤＲＡＭの消費電力を低減することができる。具体的
には、第４の実施例によれば、ＤＲＡＭのバッテリーバ
ックアップ時の消費電流（リフレッシュ時の消費電流と
待機時の消費電流とを平均化した値）が、第２の実施例
（図７）の場合の１０１μＡから７９μＡへと約２２％
低減される。

【００５４】なお、図８の構成の内部降圧回路４０を周
辺回路用とし、これとは別にセンスアンプ専用の内部降
圧回路をＤＲＡＭ中に設けてもよい。この場合、周辺回
路用の内部降圧回路４０の低い方の出力電圧Ｖint2と、
センスアンプ専用の内部降圧回路の出力電圧とは、互い
に異なる電圧であってよい。

【００５５】また、ＤＲＡＭにおける内部素子（特に周
辺回路の構成素子）への供給電圧を図１１に示す方法で
切り換えるようにすることもできる。図１１によれば、
ステップ８１で通常動作モードかセルフリフレッシュモ
ードかが判定される。ＲＡＳ（ロウアドレスストロー
ブ）の立ち下げ後にＣＡＳ（カラムアドレスストロー
ブ）が立ち下げられた場合には、通常動作モードである
と判定される。これとは逆にＣＡＳの立ち下げ後にＲＡ
Ｓが立ち下げられ、かつＲＡＳの立ち下げ後に一定の時
間が経過した場合には、セルフリフレッシュモードであ
ると判定される。通常動作モードの場合には、ステップ
８２において、外部電源電圧ＶCCが降圧されることなく
ＤＲＡＭ内部素子へ供給される。セルフリフレッシュモ
ードの場合には、ステップ８３において、通常動作時の
内部素子への供給電圧である外部電源電圧ＶCCそのもの
が引き下げられる。ＶCCそのものの低減に代えて、内部
素子への供給電圧をＶCCから内部降圧回路（例えば図１
の構成）の出力Ｖint へ切り換えるようにしてもよい。

【００５６】上記各実施例ではＤＲＡＭに搭載する内部
降圧回路について説明したが、本発明に係る内部降圧回
路は他の種類の半導体集積回路においても利用可能であ
る。例えば、ＥＥＰＲＯＭの読み出し電源に本発明の内
部降圧回路を適用することもできる。

【００５７】

【発明の効果】以上説明してきたとおり、請求項１〜６
の発明によれば、出力が互いにフィードバックされた２
つの定電圧発生回路を備えた単一の基準電圧発生回路の
２つの出力に基づいて１つの内部降圧電圧を発生するこ
ととしたので、半導体集積回路のためのバーンインに適
した内部降圧回路の消費電流やレイアウト面積を低減す
ることができる。

【００５８】また、請求項７〜１０の発明によれば、単
一の内部降圧回路から２つの内部降圧電圧を出力するこ
ととしたので、各々バーンイン加速試験を考慮した２つ
の内部降圧電圧が単一の半導体集積回路内で利用可能と
なる。

【００５９】また、請求項１１〜１８の発明によれば、
半導体集積回路において省電力を要求される動作モード
を採用すべき場合には、通常動作モードの場合に比べて
内部素子への供給電圧を低減することとしたので、前者
の動作モードにおける半導体集積回路の消費電力を低減
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＤＲＡＭのための
内部降圧回路の回路図である。

【図２】図１の内部降圧回路のためのトリマ部の回路図
である。

【図３】図１の回路から出力される内部降圧電圧の外部
電源電圧依存性を示す特性図である。

【図４】図１の回路から出力される内部降圧電圧の調整
過程を説明するための特性図である。

【図５】本発明の第２の実施例に係る内部降圧回路の回
路図である。

【図６】図５の回路から出力される２つの内部降圧電圧
の外部電源電圧依存性を示す特性図である。

【図７】図５の内部降圧回路を搭載したＤＲＡＭのブロ
ック図である。

【図８】本発明の第３の実施例に係る内部降圧回路の回
路図である。

【図９】図８の内部降圧回路を搭載したＤＲＡＭのブロ
ック図である。

【図１０】本発明の第４の実施例に係る内部降圧回路を
搭載したＤＲＡＭのブロック図である。

【図１１】本発明に係るＤＲＡＭにおける内部素子への
供給電圧の切り換え方法の例を示すフローチャート図で
ある。

【符号の説明】

１０，６０ 基準電圧発生回路 １１，１３，６１〜６４ 差動増幅器 ２０，３０，４０ 内部降圧回路 ２４ センスアンプ ２５ 周辺回路 Ｆ ヒューズ Ｑｐ Ｐ形ＭＯＳトランジスタ Ｑｎ Ｎ形ＭＯＳトランジスタ Ｖint 内部降圧電圧 Ｖref 通常動作時用の基準電圧（第１の基準電圧） Ｖrefbi バーンイン加速試験用の基準電圧（第２の基
準電圧） ＶCC 外部電源電圧 ＶSS 接地電源電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の中で内部降圧電圧を発
   生するように該半導体集積回路に搭載された内部降圧回
   路であって、 第１及び第２の基準電圧を発生するための基準電圧発生
   回路と、 前記基準電圧発生回路により発生された第１及び第２の
   基準電圧に基づいて前記内部降圧電圧を出力するための
   出力回路とを備え、 前記基準電圧発生回路は、 接地電源電圧に基づいて前記第１の基準電圧を発生する
   ための第１の定電圧発生回路と、 外部電源電圧に基づいて前記第２の基準電圧を発生する
   ための第２の定電圧発生回路とを備え、 前記第１及び第２の定電圧発生回路は、各々定電流源と
   定電圧源とを有し、かつ前記第１及び第２の基準電圧が
   互いに相関関係を有するように互いに他の定電圧発生回
   路の出力により制御されることを特徴とする内部降圧回
   路。
2. 【請求項２】 請求項１記載の内部降圧回路において、 前記基準電圧発生回路は、前記内部降圧電圧を調整する
   ように前記第１及び第２の基準電圧を同時に補正するた
   めのトリマ手段を更に備えたことを特徴とする内部降圧
   回路。
3. 【請求項３】 請求項１記載の内部降圧回路において、 前記基準電圧発生回路は、ＣＭＯＳトランジスタの組合
   せにより構成されることを特徴とする内部降圧回路。
4. 【請求項４】 請求項３記載の内部降圧回路において、 前記基準電圧発生回路は、前記第１及び第２の基準電圧
   を同時に補正するように前記ＣＭＯＳトランジスタの特
   性を変更するためのヒューズＲＯＭを更に備えたことを
   特徴とする内部降圧回路。
5. 【請求項５】 請求項１記載の内部降圧回路において、 前記第１の定電圧発生回路は、 定電流源として機能するように外部電源側に配されたＭ
   ＯＳトランジスタと、 各々定電圧源として機能するように、ゲート・ドレイン
   間が短絡されかつ前記外部電源側のＭＯＳトランジスタ
   に直列接続された接地電源側の少なくとも１つのＭＯＳ
   トランジスタとを備え、 前記第２の定電圧発生回路は、 定電流源として機能するように接地電源側に配されたＭ
   ＯＳトランジスタと、 各々定電圧源として機能するように、ゲート・ドレイン
   間が短絡されかつ前記接地電源側のＭＯＳトランジスタ
   に直列接続された外部電源側の少なくとも１つのＭＯＳ
   トランジスタとを備え、 前記第１の定電圧発生回路中の定電流源として機能する
   ＭＯＳトランジスタのゲート電位は、前記第２の定電圧
   発生回路中の定電圧源として機能するＭＯＳトランジス
   タのうちの１つから供給され、かつ前記第２の定電圧発
   生回路中の定電流源として機能するＭＯＳトランジスタ
   のゲート電位は、前記第１の定電圧発生回路中の定電圧
   源として機能するＭＯＳトランジスタのうちの１つから
   供給されることを特徴とする内部降圧回路。
6. 【請求項６】 請求項１記載の内部降圧回路において、 前記出力回路は、 前記基準電圧発生回路により発生された第１及び第２の
   基準電圧の各々と前記内部降圧電圧とに基づいて動作す
   る第１及び第２の差動増幅器と、 前記第１及び第２の基準電圧のうちの高い方の電圧に基
   づいて前記内部降圧電圧を出力するように前記第１及び
   第２の差動増幅器の各々の出力により制御される第１及
   び第２の出力ドライバーとを備えたことを特徴とする内
   部降圧回路。
7. 【請求項７】 半導体集積回路の中で互いに異なる第１
   及び第２の内部降圧電圧を発生するように該半導体集積
   回路に搭載された内部降圧回路であって、 第１〜第４の基準電圧を発生するための基準電圧発生回
   路と、 前記基準電圧発生回路により発生された第１及び第２の
   基準電圧に基づいて前記第１の内部降圧電圧を出力する
   ための第１の出力回路と、 前記基準電圧発生回路により発生された第３及び第４の
   基準電圧に基づいて前記第２の内部降圧電圧を出力する
   ための第２の出力回路とを備え、 前記基準電圧発生回路は、 接地電源電圧に基づいて前記第１及び第３の基準電圧を
   発生するための第１の定電圧発生回路と、 外部電源電圧に基づいて前記第２及び第４の基準電圧を
   発生するための第２の定電圧発生回路とを備え、 前記第１及び第２の定電圧発生回路は、各々定電流源と
   定電圧源とを有し、かつ前記第１及び第２の基準電圧が
   互いに相関関係を有しかつ前記第３及び第４の基準電圧
   が互いに相関関係を有するように互いに他の定電圧発生
   回路の出力により制御されることを特徴とする内部降圧
   回路。
8. 【請求項８】 請求項７記載の内部降圧回路において、 前記半導体集積回路の内部素子への供給電圧を前記第１
   及び第２の内部降圧電圧の中から任意に選択するための
   切り換え手段を更に備えたことを特徴とする内部降圧回
   路。
9. 【請求項９】 請求項７記載の内部降圧回路において、 前記第１及び第２の内部降圧電圧のうちの少なくとも一
   方はＤＲＡＭのメモリセルへの書き込み電圧として出力
   されることを特徴とする内部降圧回路。
10. 【請求項１０】 請求項７記載の内部降圧回路におい
    て、 前記第１及び第２の内部降圧電圧のうちの少なくとも一
    方はＥＥＰＲＯＭの読み出し電源として出力されること
    を特徴とする内部降圧回路。
11. 【請求項１１】 互いに異なる第１及び第２の内部降圧
    電圧を発生するための内部降圧回路と、 通常動作時には前記内部降圧回路により発生された第１
    及び第２の内部降圧電圧のうちの高い方の電圧で駆動さ
    れ、かつ省電力動作時には前記内部降圧回路により発生
    された第１及び第２の内部降圧電圧のうちの低い方の電
    圧で駆動される第１の内部回路とを備えたことを特徴と
    する半導体集積回路。
12. 【請求項１２】 請求項１１記載の半導体集積回路にお
    いて、 前記第１の内部回路はメモリセルの記憶情報のセルフリ
    フレッシュのための周辺回路を含み、セルフリフレッシ
    ュ動作時には前記内部降圧回路により発生された第１及
    び第２の内部降圧電圧のうちの低い方の電圧で前記周辺
    回路が駆動されることを特徴とする半導体集積回路。
13. 【請求項１３】 請求項１１記載の半導体集積回路にお
    いて、 通常動作時及び省電力動作時ともに同じ電圧で駆動され
    る第２の内部回路を更に備えたことを特徴とする半導体
    集積回路。
14. 【請求項１４】 請求項１３記載の半導体集積回路にお
    いて、 前記第２の内部回路は、メモリセルへ書き込み電圧を供
    給するためのセンスアンプを含むことを特徴とする半導
    体集積回路。
15. 【請求項１５】 請求項１３記載の半導体集積回路にお
    いて、 前記第２の内部回路の駆動電圧は、前記内部降圧回路に
    より発生された第１及び第２の内部降圧電圧のうちの低
    い方の電圧と一致することを特徴とする半導体集積回
    路。
16. 【請求項１６】 半導体集積回路における内部素子への
    供給電圧の切り換え方法であって、 前記半導体集積回路において採用すべきモードが通常動
    作モードであるか省電力を要求される動作モードである
    かを判定するステップと、 通常動作モードを採用すべき場合には、外部から供給さ
    れる電源電圧をそのまま前記内部素子へ供給するステッ
    プと、 省電力を要求される動作モードを採用すべき場合には、
    前記内部素子への供給電圧を低減するステップとを備え
    たことを特徴とする電圧切り換え方法。
17. 【請求項１７】 請求項１６記載の電圧切り換え方法に
    おいて、 前記内部素子への供給電圧を低減するステップは、低減
    したうえで外部から供給される電源電圧をそのまま前記
    内部素子へ供給するステップを備えたことを特徴とする
    電圧切り換え方法。
18. 【請求項１８】 請求項１６記載の電圧切り換え方法に
    おいて、 前記内部素子への供給電圧を低減するステップは、前記
    外部から供給される電源電圧を内部降圧回路により低減
    して得られた内部降圧電圧を前記内部素子へ供給するス
    テップを備えたことを特徴とする電圧切り換え方法。