JPH04278285A - ワードライン駆動回路 - Google Patents

ワードライン駆動回路

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JPH04278285A
JPH04278285A JP3328181A JP32818191A JPH04278285A JP H04278285 A JPH04278285 A JP H04278285A JP 3328181 A JP3328181 A JP 3328181A JP 32818191 A JP32818191 A JP 32818191A JP H04278285 A JPH04278285 A JP H04278285A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はワードライン駆動装置に
関し、特にダイナミツクランダムアクセスメモリＣＭＯ
Ｓ集積回路において、アクセス処理時間を短縮するメモ
リセル列のワードラインをアクセス処理するための回路
に関する。
【０００２】
【従来の技術】マイクロコンピユータ装置は、簡略な構
造で、費用が安く、さらに余分な出力を要しない大容量
記憶能力が必要である。半導体技術ではこれらの目的の
ために、ダイナミツクランダムアクセスメモリ（ＤＲＡ
Ｍ）構成が用いられている。ＤＲＡＭ構成はＣＭＯＳ技
術においてよく用いられており、Ｐ＋材料の基板が記憶
セル列を支持している。典型的な場合記憶セルは、Ｐ＋
レベルまでドーピングされた基板上に形成されたＮ形ウ
エルの表面に形成されたトレンチでなるコンデンサを含
む。トレンチコンデンサはＮ形ウエルの表面からＰ＋基
板内にまで延長している。さらに各メモリセルはＰＭＯ
Ｓとして形成されているアクセストランジスタで支援す
る。ＰＭＯＳトランジスタはトレンチコンデンサに接続
されたドレイン及びビツトラインを構成するソースを有
すると共に、対応する検出増幅回路に入力する。各ＰＭ
ＯＳトランジスタはＮ形ウエル内に形成され、アクセス
トランジスタのすべてのＮ形ウエルが共通に接続されて
いる。
【０００３】上述の構成はＮ形ウエルであるので非常に
高いアルフア粒子イニユミテイをもつている。トレンチ
コンデンサの一端は共通の接地端子に接続され、深くド
ーピングされた基板に直接接続されている。かくして深
くドーピングされた基板上に生じるノイズは基板により
与えられた共通接地によつて効果的にアイソレートされ
る。
【０００４】メモリセルは列（ロー）に並べられており
、各列は列の全アクセストランジスタの各ゲートに接続
された共通ワードラインを有する。列のセルコンデンサ
を読み取る状態がワードライン上に指示された時、すべ
てのセルのアクセストランジスタは導通して各ビツトラ
イン及び検出増幅回路にメモリコンデンサを接続する。 ワードラインの読取りはワードラインに電位ＶＤＤを発
生させることによつて禁止される。
【０００５】各セルコンデンサの個体の内容を読み取る
ため一連のステツプが実行され、これにより読み取るべ
きメモリセルの確認をする。その後電位は確認されたメ
モリセルコンデンサ上に読み取られて、メモリセルに記
憶された電圧によつて表される論理値を決定する。十分
な決定時間が経過することにより完全なデコードがなさ
れたことが確認されると、列のすべてのメモリセルにつ
いてワードラインが駆動される。検出増幅回路をセツト
するために追加の時間が必要とされることにより、メモ
リセルデータの数値に対応する論理状態を確立する。そ
の後のステツプは検出増幅回路の論理状態を読み取つて
その状態をオフチツプ論理回路を駆動する状態に移す。
【０００６】
【発明が解決しようとする課題】対象となるメモリセル
をアクセスするために必要な前述の時間は７０〔ｎｓ〕
を超すおそれがある。この時間はこの技術分野における
ＤＲＡＭの動作を限定し、かつ当該技術分野の技術者は
アクセス時間を減少させるための努力に専念している。
【０００７】本発明はメモリセルコンデンサを読み取る
ために必要とする電位にまでワードラインを駆動するた
めの速度を大きく改善することによつてアクセス時間を
短縮しようとするものである。また論理「１」又は「０
」を定義するメモリセルから発生される信号を維持、増
大し、かくして努力はアクセス速度の増加に従つて検出
された論理状態についての信号対雑音比を改善した信号
を得ることに向けられている。
【０００８】本発明の目的はダイナミツクランダムアク
セスメモリを読み取るのための全アクセス時間を改善す
ることである。本発明の具体的な目的は信号レベルの読
取りロスがないようにアクセス時間を改善したダイナミ
ツクランダムアクセスメモリのためのワードライン駆動
回路を供給するものである。
【０００９】
【課題を解決するための手段】これら及び他の目的は負
電位をワードラインから引き出すことができるワードラ
イン駆動回路を用いる新しいＤＲＡＭ構成によつて達成
される。ワードラインは、以前に得たものよりも速い状
態に接続を切り換えたアクセストランジスタの負電位の
ために、ＶＤＤにあるアクセストランジスタのゲートを
持続するＶＤＤの回路間レベルによつて駆動される。
【００１０】本発明によるワードライン駆動回路はトレ
ンチコンデンサに接続したチツプ負電圧発生回路を含む
。トレンチコンデンサは基板上に形成され、さらにシリ
コンと二酸化物の合成材料でなる絶縁部によつて絶縁さ
れている。トレンチコンデンサの静電容量はすべてのワ
ードライン静電容量の時間をそれぞれ組み合わせるため
に選定されている。
【００１１】
【作用】負電圧発生回路を使うことにより、トレンチコ
ンデンサは基板と比較してほぼ−１〔Ｖ〕の負電圧を維
持している。ワードラインはトレンチコンデンサと直列
に接続された引上げトランジスタ及び引下げトランジス
タの直列結合により駆動される。ＮＭＯＳトランジスタ
が導通状態にバイアスされるような負の電圧源にＮＭＯ
Ｓトランジスタを接続する結果にならないことを回避す
るために、ＮＭＯＳトランジスタ導通チヤネルが基板上
のＮ形ウエル内に形成されたＰ形ウエルによつて形成さ
れる。このことは引下げトランジスタを効果的に絶縁で
きると共に、スレシヨルド電圧をほぼＶＴＮ＋ＶＷＬＬ
の値をもつように選定することによつてワードラインが
−１〔Ｖ〕の負のレベルに引くことを許容する。ここで
ＶＴＮはＰ＋基板上のＰ層に作られたＮＭＯＳトランジ
スタのスレシヨルド電圧、ＶＷＬＬは所望のワードライ
ン引下げ電圧である。
【００１２】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１３】図１は、共通接地された基板について、Ｄ
ＲＡＭのワードラインを負電位に駆動することができる
本発明の実施例による回路を示す。図１に示すワードラ
イン１０は複数のアクセストランジスタに接続され、そ
の１つのアクセストランジスタ１９が各単一ビツトメモ
リ記憶位置１１について示されている。単一ビツト記憶
位置は列（ロー）及び行（カラム）状に並べられている
。各記憶位置はＣＭＯＳ技術によるＰ＋及びＰ層構造の
基板内に形成されたメモリセル１４を構成するトレンチ
コンデンサを含む。トレンチコンデンサ１４はＰＭＯＳ
トランジスタ１９を介してアクセスされ、そのすべての
動作がＣＭＯＳ内において実行される。各アクセストラ
ンジスタ１９のＮ形ウエルは基板に共通に接続され、こ
れにより実際上接地された外部Ｎ形ウエルを形成してい
る。検出増幅回路１５が各メモリセルに組み合わされて
いる。検出増幅回路１５はメモリセル１４を構成するコ
ンデンサからの信号を検出する状態に検出増幅回路１５
をセツトする２つの信号入力端１６及び１７を含む。 インバータチエーン回路２７はチツプにおいて発生され
る検出増幅回路セツト信号に基づいて信号入力端１６及
び１７に必要な切換え信号を供給する。
【００１４】メモリセル１４の内容の読取りは次の通り
に生じる。アクセストランジスタ１９はワードラインを
電源電圧ＶＤＤＲから低い電位まで変化させることによ
り、イネーブルされる。この典型的な場合ＰＭＯＳトラ
ンジスタは最適な切換え動作のために−　０．８〔Ｖ〕
又はそれ以下のワードライン駆動電圧を必要とする。従
来技術では、ワードラインはアクセストランジスタ１９
を導通させることにより、ほぼ０〔Ｖ〕（基板と等しい
電位）まで引かれるようになされている。この場合、論
理「１」又は「０」を表すメモリセルコンデンサ１４上
の各電荷はビツトライン１８に供給される。ビツトライ
ン１８上の電位は検出増幅回路１５によつてビツトライ
ン基準２９の電位と比較される。セルコンデンサ１４の
電位及びビツトライン基準２９間の差に基づいて検出増
幅回路１５は２つの状態の一方にセツトされる。
【００１５】アクセストランジスタ１９が導通状態にな
ることによりメモリコンデンサ１４の内容を読むことが
できる速さは、少なくとも部分的なワードライン１０上
の電位に依存する。ワードライン１０を基板に対して負
の数値までもつて行けば、アクセストランジスタ１９が
導通状態になる速さは増大される。
【００１６】本発明は、一定負電圧発生回路２６及びト
レンチ記憶コンデンサ２５を用いることによつてワード
ライン１０の電圧を引き上げるようにする。発生回路２
６によつてチツプ上に発生する負電圧の発生はワードラ
イン１０の静電容量より非常に大きい静電容量をもつト
レンチコンデンサ２５に記憶される。ワードライン駆動
回路は引下げトランジスタ２４及び引上げトランジスタ
２３を含む。引下げトランジスタ２４は基板上のＮ形ウ
エル内のＰ形ウエルに作られているＮＭＯＳトランジス
タとして示されている。引上げトランジスタは電源電圧
ＶＤＤＲに接続されたＰＭＯＳトランジスタ２３である
。
【００１７】正常時、ＮＭＯＳトランジスタ２４に負電
位を接続すると、状態を伝えるためのトランジスタを導
通状態にバイアスすることになる。従つて従来技術では
、ＮＭＯＳ引下げトランジスタ２４を用いて、ワードラ
イン１０に−１〔Ｖ〕の負電圧を与えることは実際的で
あるとは考えられてはいなかつた。図２から明らかなよ
うに、接地されたＮ形ウエル内に形成されたＰ型ウエル
内に構成されたＮＭＯＳトランジスタは、ＮＭＯＳトラ
ンジスタ２４のソースが負電圧に戻ることを許容する。
【００１８】図２はＰ＋層上にＰ層をもつ基板３３上に
Ｎ形ウエル構造３５を形成し、このＮ形ウエル構造内に
Ｐ形ウエル３４を有するＮＭＯＳトランジスタの構造を
詳細に示す。この構造はソースが負電位に接続される結
果になるのを回避するようになされ、負電位になればト
ランジスタはワードラインを負電位に保持する導通状態
にバイアスする状態になる。Ｐ形ウエル３４はＮＭＯＳ
に対して導通チヤンネルを形成し、さらにＮＭＯＳデバ
イスのソースと同じ電圧である。デバイスのソースは負
電圧発生回路に接続されている。Ｎ形ウエルは接地され
ている。
【００１９】図２のＮ形ウエルＮＭＯＳトランジスタ内
のＰ形ウエルについて添加レベルを形成する場合、スレ
シヨルド電圧はＶＴＮ＋ＶＷＬＬ（ＶＷＬＬはワードラ
イン引下げ電圧、ＶＴＮはＰ基板上に設置した従来のＮ
ＭＯＳデバイスのスレシヨルド電圧で、０．５　及び　
０．６〔Ｖ〕である）となるように選定される。ワード
ライン引下げ電圧が名目上−１〔Ｖ〕であれば、Ｎ形ウ
エルＮＭＯＳトランジスタ内のＰ形ウエルについての好
適なスレシヨルド電圧はほぼ１．５　〜　１．６〔Ｖ〕
である。ＮＭＯＳデバイスについて１．５　〜　１．６
〔Ｖ〕のスレシヨルド電圧を使用すれば、ワードライン
駆動回路に対して同じノイズマージンを与えながら、デ
コーダ段が一般仕様のＰＭＯＳ及びＮＭＯＳロジツクで
実行できるようになる。
【００２０】図４は、１．５　〜　１．６〔Ｖ〕の要求
スレシヨルド電圧を得る従来のＣＭＯＳゲートの厚さ１
５〔ｎｍ〕及び１２．５〔ｎｍ〕をもつＮ形ウエル内Ｐ
形ウエルＮＭＯＳトランジスタについて必要なＰ形ウエ
ル用ドーピング濃度を示す。ＣＭＯＳ技術の当業者は必
要とするスレシヨルド電圧を実現するイオン注入のよう
な他の技法を認識する。図４のグラフによつてドープし
た図１の引上げ、引下げＰＭＯＳ及びＮＭＯＳトランジ
スタの組合せを使用すれば、ワードライン駆動回路は−
１〔Ｖ〕電位及びＶＤＤＲ間の切換えをすることができ
る。
【００２１】負電圧発生装置２６のチヤージする図１の
トレンチコンデンサ２５を図３に示す。トレンチコンデ
ンサはほぼ９０×９０〔μｍ２　〕基板表面部分のトレ
ンチ及び拡散静電容量から得られる。この特別の構造は
集積回路上の伝導パツドの面積より小さく、表面面積上
極く小さい影響しか与えない。シリコン二酸化物／シリ
コン窒化物でなるの厚さ１０〔ｎｍ〕の複合絶縁部３１
は図示のようにＰ＋基板内に形成されている。金属パツ
ド３２はトレンチコンデンサの先端に付けられて負電圧
発生回路への接続を容易にするようになされている。通
常のＳｉＯ２　表面絶縁部がトレンチコンデンサの先端
部分を覆うように図示されている。基板３３はコンデン
サの他方の端子を形成している。
【００２２】トレンチコンデンサ２５は負電圧発生回路
２６の出力電圧の変化を低減するために用いる。コンデ
ンサ２５はワードライン静電容量よりもほぼ１０倍程度
は大きくできる。４〔Ｍｂｙｔｅ〕のＤＲＡＭチツプ内
にはほぼ１５〔ｐＦ〕のワードライン静電容量があるの
で、　１００〔ｐＦ〕のトレンチコンデンサは負電圧発
生回路２６の出力信号に対して安定性を与える。
【００２３】ワードライン１０をＶＤＤＲレベルと同様
に負電位に駆動するような配置にするように図示した場
合、回路に必要な残る部分について基準をもつようにで
きる。しかしながら一定負電圧発生回路２６を説明する
前に、注意すべきことはチツプ上に電源電圧ＶＤＤＲを
発生する調整回路２８が図１に示されていることである
。一般にＶＤＤＲはＶＤＤより大きくない。回路は、電
位ＶＤＤＲがデコーダ３０によつて発生される高い論理
レベルから低減される場合に必要である。回路の信頼性
のためにトランジスタ２２及び２４に最大の電圧レベル
を制限する場合、回路が必要である。デコーダ３０がＶ
ＤＤＲより大きい高い論理レベルを供給する場合、ワー
ドライン引上げ及び引下げトランジスタ２３及び２４上
の論理信号レベルが一段と高くなつたときその効果を低
減するように、トランジスタ２０及びトランジスタ２１
によつて調整がなされる。
【００２４】図５には、負電位を発生するポンプ回路を
示す。この負電位は図７のポンプ調整回路によつて調整
されて−１〔Ｖ〕の調整電位を発生する。図５には、ナ
ンドゲート４１、一連のインバータ４２及び出力バツフ
ア増幅器４３を含む環状発振回路を示している。環状発
振回路は、ＥＮＡＢＬＥ信号がナンドゲート４１のＸ入
力に供給されたとき動作する。このコントロール信号は
図７のポンプ調整回路によつて供給される。コンデンサ
２５の電圧が基準電圧以下であり、好適な実施例の場合
−１〔Ｖ〕より低いことを図７のポンプ調整回路が決定
したとき、ナンドゲート４１がイネーブルされる。
【００２５】環状発振回路は接地（すなわちＤＲＡＭの
基板接続）について方形波パルス信号を作る。クランピ
ング回路４４はバツフア増幅回路４３から方形波パルス
信号を受けるように図示されている。第１のＰＭＯＳト
ランジスタ４５はコンデンサとして作用するように接続
されている。図示の構成において、ソース及びドレイン
及びＮ形ウエルは、すべて接続されることにより反転増
幅回路４３を転化することによりパルス状方形波信号を
受けるようになされている。
【００２６】ＰＭＯＳトランジスタ４７はＰＭＯＳトラ
ンジスタ４５及びコンデンサ２５間に接続されている。 コンデンサ２５の両端電圧を表わすノードＬの電圧がＰ
ＭＯＳトランジスタ４５により形成される容量性の結合
から受けるノードＫの電圧より大きいとき、コンデンサ
２５はＰＭＯＳトランジスタ４５のゲートを介して出力
増幅回路４３の負のパルス列信号に接続される。出力方
形波信号が正の期間の間、ノードＫがノードＬに対して
正になり、またＰＭＯＳトランジスタ４７は非導通状態
になる。この時共通に接続されているソース及びドレイ
ンと、接地に接続されているゲート及びＮ形ウエルを有
するＰＭＯＳトランジスタ４６が正方向の遷移を接地の
方向に沈めるダイオードとして動作する。
【００２７】前述のクランプ回路の正味の効果は、方形
波信号の負方向への遷移の間にコンデンサ２５を基板に
対して負に充電することである。図６に示すように、環
状発振回路の方形波信号が負の方向に遷移するとコンデ
ンサ２５を負に充電する結果になる。方形波信号が正方
向に遷移している間、コンデンサ２５の電荷がいく分漏
れるが、しかし負方向の遷移期間の間に受けた電荷の大
半を持続する。
【００２８】図７に示すように、ポンプ調整回路は図５
のナンドゲート４１にイネーブル及びデイスイネーブル
論理レベルのイネーブル信号を供給する。このイネーブ
ル信号はラツチ回路５０から送出される。ラツチ回路５
０は接続されたＰＭＯＳトランジスタ５５を通つてソー
ス電圧ＶＤＤからの電流を一方の基準ノード５２に受け
る。相補的なノード５１はゲート信号の制御の下に、同
じような電流をＰＭＯＳトランジスタ５４を介して受け
る。ＰＭＯＳトランジスタ５４に供給されたゲート信号
はコンデンサ２５の充電が終了したことを表しているノ
ードＬから得られる。コンデンサ２５の電圧がＰＭＯＳ
トランジスタ５４に供給される基準レベルＶＤＤ−１〔
Ｖ〕以下の電圧ＶＤＤである−１〔Ｖ〕に達した時、ト
ランジスタ５４は−１〔Ｖ〕レベルを超えた時切換えノ
ード５１及び５２間に必要な不平衡を供給することによ
つてラツチ回路５０を切換えさせる。この時、インバー
タチエーン回路５６はナンドゲート４１に適切な論理レ
ベル信号を供給し、かくして環状発振回路をデイスエー
ブルする。環状発振回路は、ノードＬのコンデンサ電圧
が−１〔Ｖ〕より低くなつたことを検出することにより
ラツチ回路５０が切り換えられるまで、デイスエーブル
状態のままになる。この点において、ノード５２はノー
ド５１よりも大きな電流を受けた後、ラツチ回路５０は
ナンドゲート４１をイネーブルに切り換える。
【００２９】かくして、上述したところから、ダイナミ
ツクメモリアレイのワードラインに負のブーストを供給
し得ることが分る。負のブーストはメモリ位置列へのア
クセス時間を減少させるのみならず、与えられたメモリ
コンデンサに記憶された論理「１」及び「０」状態を差
動的に識別する強調信号を供給する。
【００３０】
【発明の効果】上述のように本発明によれば、ワードラ
インを負の電位に引くことができるようなワードライン
駆動回路を使用するＤＲＡＭを用いることにより、アク
セストランジスタのゲートを負電位に維持する回路によ
つてワードラインを駆動するようにし得、これによりア
クセストランジスタを従来の場合より一段と速く導通状
態に変更することができる。
【図面の簡単な説明】
【図１】図１は本発明によつてＤＲＡＭのワードライン
を駆動する回路を示す略線的接続図である。
【図２】図２はＰ＋基板によつて支持されたＮ形ウエル
内に形成されたＰ形ウエルにＮＭＯＳトランジスタを形
成した半導体デバイスの構造を示す断面図である。
【図３】図３はチツプ上に搭載された負の電圧発生回路
からの電荷を蓄積するために用いられるトレンチコンデ
ンサの構造を示す断面図である。
【図４】図４は引下げＮＭＯＳトランジスタに対するス
レシヨルド電圧を得るために必要とされるＰ形ウエルド
ーピング濃度を示す曲線図である。
【図５】図５は負のチツプ状電圧を発生するポンプ回路
を示す接続図である。
【図６】図６はポンプ回路からの出力電圧を時間の関数
として示す曲線図である。
【図７】図７は負のチツプ状電圧を一定の−１〔Ｖ〕に
保持するためのポンプ調整回路を示す接続図である。
【符号の説明】
１０……ワードライン、１１……ビツトメモリ記憶位置
、１４、２５……トレンチコンデンサ、１５……増幅回
路、１８、２９……ビツトライン、２６……一定負電圧
発生回路、２７……インバータチエイン回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ＣＭＯＳダイナミツクランダムアクセスメ
    モリのワードライン駆動装置において、ＮＭＯＳトラン
    ジスタに直列に接続した電圧源の正電極に接続したソー
    スをもつＰＭＯＳトランジスタであつて、上記ＰＭＯＳ
    及びＮＭＯＳトランジスタはデコーダ論理信号を受ける
    共通のゲート接続部を有し、メモリセルの列のワードラ
    インを駆動する共通の直列接続部を有するＰＭＯＳトラ
    ンジスタと、一端が上記ＮＭＯＳトランジスタのドレイ
    ンに接続されると共に、他端が上記電圧源の負電極に接
    続されている基板に接続されるトレンチコンデンサと、
    上記トレンチコンデンサの上記一端及び上記基板に接続
    されることにより、上記基板の電位以下の電位に上記ト
    レンチコンデンサを充電し、これにより上記ワードライ
    ンを上記ＰＭＯＳトランジスタのソースに供給する正電
    位及び上記デコーダ論理信号に応じて上記トレンチコン
    デンサによつて供給される負電圧の間に駆動するオンチ
    ツプ型電圧発生回路とを具えることを特徴とするワード
    ライン駆動装置。
  2. 【請求項２】上記ＮＭＯＳトランジスタはＰ＋基板のＮ
    形ウエルに導通チヤネルを形成するＰ形ウエルとして使
    用されることを特徴とする請求項１に記載のワードライ
    ン駆動装置。
  3. 【請求項３】上記トレンチコンデンサは上記基板内に形
    成されることを特徴とする請求項１に記載のワードライ
    ン駆動装置。
  4. 【請求項４】上記オンチツプ電圧発生回路は、交流パル
    スの信号を供給する環状発振回路と、上記環状発振回路
    を上記トレンチコンデンサに接続し、上記トレンチコン
    デンサを上記基板に対して負電圧に充電するクランピン
    グ回路と、上記トレンチコンデンサ電圧をモニタするよ
    うに接続され、上記コンデンサが予め決められたレベル
    に達した時上記環状発振回路を中断する電圧調整回路と
    を具えることを特徴とする請求項１に記載のワードライ
    ン駆動装置。
  5. 【請求項５】上記電圧調整回路は２つのノードを有する
    交差結合されたラツチ回路を有し、上記ノードの一方は
    トランジスタを介して電位ＶＤＤの電源に接続され、上
    記ノードの他方はトランジスタを介して電位ＶＤＤ−Ｖ
    ＲＦＦの電源に接続され、上記第２のトランジスタは上
    記トレンチコンデンサに接続されたゲートを有すること
    を特徴とする請求項４に記載のワードライン駆動回路。
  6. 【請求項６】さらに、第２のＮＭＯＳトランジスタに直
    列接続された第２のＰＭＯＳトランジスタであつて、上
    記第２のＰＭＯＳ及びＮＭＯＳトランジスタは上記デコ
    ーダ信号を受けるように接続された共通のゲート接続部
    を有すると共に、上記第１の直列接続されたＰＭＯＳ及
    びＮＭＯＳトランジスタのゲート接続部に接続される直
    列接続部を有し、上記第２の直列接続されたＰＭＯＳ及
    びＮＭＯＳトランジスタは上記デコーダ信号の振幅が上
    記第１の直列接続されたＰＭＯＳ及びＮＭＯＳトランジ
    スタの両端の電源電圧よりも大きい時に調整動作をする
    第２のＰＭＯＳトランジスタを具えることを特徴とする
    請求項１に記載のワードライン駆動回路。
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