JP2003168293A5

JP2003168293A5 -

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Publication number: JP2003168293A5
Application number: JP2001365046A
Authority: JP
Filing date: 2001-11-29
Publication date: 2005-05-26

Description

前記第１の比較電圧発生回路は、所定の定電圧を出力する定電圧発生回路と、前記定電圧発生回路の定電圧出力ノードに一端が接続された第１の抵抗と、前記第１の抵抗の他方の端子に一端が接続された第２の抵抗と、前記第２の抵抗の他方の端子に一端が接続された第３の抵抗とを備え、前記第３の抵抗の他方の端子に前記負電圧ノードが接続された構成とすることができる。前記第２の比較電圧は前記第１の抵抗と前記第２の抵抗が接続されたノードの出力信号であり、前記第１の比較電圧は前記第２の抵抗と前記第３の抵抗が接続されたノードの出力信号である。

前記参照電圧発生回路は、前記定電圧出力ノードに一端が接続された第４の抵抗と、前記第４の抵抗の他方の端子に一端が接続された第５の抵抗とを備え、前記第５の抵抗の他方の端子に接地電圧が接続された構成とすることができる。前記参照電圧は前記第４の抵抗と前記第５の抵抗が接続されたノードの出力信号である。

前記第４の抵抗と前記第５の抵抗の抵抗値を変化させることにより、前記参照電圧発生回路より出力される参照電圧の電圧値を変化させる構成とすることができる。また、前記第１の抵抗、前記第２の抵抗、および前記第３の抵抗の抵抗値を変化させることにより、前記比較電圧発生回路より出力される前記第１の比較電圧と第２の比較電圧の電圧値を変化させる構成とすることができる。

また、前記第１〜第５の抵抗は可変抵抗であり、各々直列に接続された複数の抵抗を含み、前記複数の抵抗のうちの少なくとも一部の抵抗にそれぞれ並列にヒューズが接続された構成としてもよい。前記ヒューズのうちすくなくとも一つのヒューズを切断することにより、前記可変抵抗の全体としての抵抗値を変化させることが可能である。前記可変抵抗に含まれる前記ヒューズをトリミングすることにより、前記負電圧が直線的に変化するように前記可変抵抗を構成する抵抗の抵抗値を設定することもできる。

また好ましくは、前記負電圧ノードに一端が接続された出力部抵抗を更に備え、前記出力部抵抗の他方の端子に負荷が接続される。この構成において、前記負荷はメモリセルプレートとすることができる。前記負荷の大きさが搭載メモリビット数によって変化する構成としてもよい。また、前記負荷の大きさが活性化ブロック数によって変化する構成としてもよい。好ましくは、前記出力部抵抗と前記負荷を接続するノードに一端が接続された保護素子を更に備え、前記保護素子の他方の端子は接地電圧に接続されている構成とする。また好ましくは、前記保護素子を介して前記出力部抵抗と前記負荷を接続するノードに電流を供給することを可能とする。

また好ましくは、前記出力部抵抗と前記負荷を接続するノードに接続されたパッドを更に備え、前記パッドを介して、外部から電圧を印加することが可能であり、且つ前記ノードの電圧を検知することが可能である構成とする。また、前記負電圧上昇回路の出力ノードを、前記負電圧ノードに代えて前記出力部抵抗と前記負荷を接続するノードに接続してもよい。

また、上記の構成において好ましくは、前記第１の比較電圧発生回路は、所定の定電圧を出力する定電圧発生回路と、第２の比較電圧発生回路と、第３の比較電圧発生回路により構成する。前記第２の比較電圧発生回路は、前記定電圧発生回路の定電圧出力ノードに一端が接続された第６の抵抗と、前記第６の抵抗の他方の端子に一端が接続された第７の抵抗とを有し、前記第７の抵抗の他方の端子に前記負電圧ノードが接続される。前記第３の比較電圧発生回路は、前記定電圧出力ノードに一端が接続された第８の抵抗と、前記第８の抵抗の他方の端子に一端が接続された第９の抵抗とを有し、前記第９の抵抗の他方の端子に、前記出力部抵抗と前記負荷をつなぐノードが接続される。前記第１の比較電圧は前記第６の抵抗と前記第７の抵抗が接続されたノードの電圧であり、前記第２の比較電圧は前記第８の抵抗と前記第９の抵抗が接続されたノードの電圧である。

この構成において、前記第８の抵抗と前記第９の抵抗の抵抗値を変化させることにより、前記比較電圧発生回路より出力される前記第２の比較電圧の電圧値を変化させる構成としてもよい。また、前記第６の抵抗と前記第７の抵抗の抵抗値を変化させることにより、前記比較電圧発生回路より出力される前記第１の比較電圧の電圧値を変化させる構成としてもよい。

本発明の半導体記憶装置の製造方法は、上記構成の半導体記憶装置のうち、前記負電圧ノードに一端が接続され他方の端子に負荷が接続される出力部抵抗と、前記出力部抵抗と前記負荷を接続するノードに接続されたパッドとを備え、前記パッドを介して外部から電圧を印加することが可能であり、且つ前記ノードの電圧を検知することが可能である半導体記憶装置を製造する方法である。この方法においては、ウエハ検査時に、前記パッドに現れる電圧を検知し、前記可変抵抗に含まれる前記ヒューズをトリミングすることにより前記可変抵抗の抵抗値を調整する。

Claims

負電圧ノードに所定の負電圧を出力するチャージポンプ回路と、
前記負電圧ノードの電圧に応じて第１の比較電圧と第２の比較電圧を出力する第１の比較電圧発生回路と、
参照電圧を出力する参照電圧発生回路と、
前記参照電圧と前記第１の比較電圧とを比較し、その電圧差を増幅する第１の増幅器と、
前記第１の増幅器の出力信号に応じて駆動され、前記チャージポンプ回路を駆動する信号を発生するリングオシレータと、
前記参照電圧と前記第２の比較電圧とを比較し、その電圧差を増幅する第２の増幅器と、
前記第２の増幅器の出力信号に応じて駆動され、前記負電圧ノードに接続された出力端子を有し、前記出力端子からの出力により前記負電圧ノードの電圧を上昇させる負電圧上昇回路とを備えたことを特徴とする半導体記憶装置。
前記第１の比較電圧発生回路は、所定の定電圧を出力する定電圧発生回路と、前記定電圧発生回路の定電圧出力ノードに一端が接続された第１の抵抗と、前記第１の抵抗の他方の端子に一端が接続された第２の抵抗と、前記第２の抵抗の他方の端子に一端が接続された第３の抵抗とを備え、前記第３の抵抗の他方の端子に前記負電圧ノードが接続され、前記第２の比較電圧は前記第１の抵抗と前記第２の抵抗が接続されたノードの出力信号であり、前記第１の比較電圧は前記第２の抵抗と前記第３の抵抗が接続されたノードの出力信号であることを特徴とする請求項１記載の半導体記憶装置。
前記参照電圧発生回路は、前記定電圧出力ノードに一端が接続された第４の抵抗と、前記第４の抵抗の他方の端子に一端が接続された第５の抵抗とを備え、前記第５の抵抗の他方の端子に接地電圧が接続され、前記参照電圧は前記第４の抵抗と前記第５の抵抗が接続されたノードの出力信号であることを特徴とする請求項２記載の半導体記憶装置。
前記第４の抵抗と前記第５の抵抗の抵抗値を変化させることにより、前記参照電圧発生回路より出力される参照電圧の電圧値を変化させることが可能である請求項３記載の半導体記憶装置。
前記第１の抵抗、前記第２の抵抗、および前記第３の抵抗の抵抗値を変化させることにより前記比較電圧発生回路より出力される前記第１の比較電圧と第２の比較電圧の電圧値を変化させることが可能である請求項２記載の半導体記憶装置。
前記第１〜第５の抵抗は可変抵抗であり、各々直列に接続された複数の抵抗を含み、前記複数の抵抗のうちの少なくとも一部の抵抗にそれぞれ並列にヒューズが接続され、前記ヒューズのうちすくなくとも一つのヒューズを切断することにより、前記可変抵抗の全体としての抵抗値を変化させることが可能である請求項２または３に記載の半導体記憶装置。
前記可変抵抗に含まれる前記ヒューズをトリミングすることにより、前記負電圧が直線的に変化するように前記可変抵抗を構成する抵抗の抵抗値を設定した請求項６記載の半導体記憶装置。
前記負電圧上昇回路は、前記第２の増幅器の出力信号を受ける制御端子と、正電圧電源に接続された端子と、前記負電圧ノードに接続された端子とを有する第１導電型のトランジスタで構成された請求項１記載の半導体記憶装置。
前記負電圧上昇回路は、前記第２の増幅器の出力信号を受ける制御端子と、接地電圧以上の電圧を供給する電源に接続された端子と、前記負電圧ノードに接続された端子とを有する第２導電型のトランジスタで構成された請求項１記載の半導体記憶装置。
前記第１の増幅器と前記第２の増幅器は、カレントミラー型作動増幅器を有し、前記カレントミラー型作動増幅器の定電流源を構成するトランジスタの定電流値が、前記第１の増幅器よりも前記第２の増幅器の方が大きいことを特徴とする請求項１記載の半導体記憶装置。
前記第１の増幅器と前記第２の増幅器は、三段構成のカレントミラー型作動増幅器を有することを特徴とする請求項１記載の半導体記憶装置。
前記第１の比較電圧と前記第２の比較電圧は互いに異なる電圧であることを特徴とする請求項１記載の半導体記憶装置。
前記参照電圧発生回路より出力され、前記第１の増幅器と前記第２の増幅器に入力される前記参照電圧が、接地電圧以上であることを特徴とする請求項１記載の半導体記憶装置。
前記負電圧上昇回路を構成するトランジスタの寸法を、前記負電圧ノードに接続される負荷の大きさに応じて変化させることを特徴とする請求項１記載の半導体記憶装置。
前記負電圧ノードに一端が接続された出力部抵抗を更に備え、前記出力部抵抗の他方の端子に負荷が接続されることを特徴とする請求項１記載の半導体記憶装置。
前記負荷はメモリセルプレートであることを特徴とする請求項１５記載の半導体記憶装置。
前記負荷の大きさが搭載メモリビット数によって変化することを特徴とする請求項１６記載の半導体記憶装置。
前記負荷の大きさが活性化ブロック数によって変化することを特徴とする請求項１６記載の半導体記憶装置。
前記出力部抵抗と前記負荷を接続するノードに一端が接続された保護素子を更に備え、前記保護素子の他方の端子は接地電圧に接続されていることを特徴とする請求項１５記載の半導体記憶装置。
前記保護素子を介して前記出力部抵抗と前記負荷を接続するノードに電流を供給することが可能である請求項１９記載の半導体記憶装置。
前記出力部抵抗と前記負荷を接続するノードに接続されたパッドを更に備え、前記パッドを介して、外部から電圧を印加することが可能であり、且つ前記ノードの電圧を検知することが可能であることを特徴とする請求項１５記載の半導体記憶装置。
前記負電圧上昇回路の出力ノードが、前記負電圧ノードに代えて前記出力部抵抗と前記負荷を接続するノードに接続されたことを特徴とする請求項１５記載の半導体記憶装置。
前記第１の比較電圧発生回路は、所定の定電圧を出力する定電圧発生回路と、第２の比較電圧発生回路と、第３の比較電圧発生回路により構成され、
前記第２の比較電圧発生回路は、前記定電圧発生回路の定電圧出力ノードに一端が接続された第６の抵抗と、前記第６の抵抗の他方の端子に一端が接続された第７の抵抗とを有し、前記第７の抵抗の他方の端子に前記負電圧ノードが接続され、
前記第３の比較電圧発生回路は、前記定電圧出力ノードに一端が接続された第８の抵抗と、前記第８の抵抗の他方の端子に一端が接続された第９の抵抗とを有し、前記第９の抵抗の他方の端子に、前記出力部抵抗と前記負荷をつなぐノードが接続され、
前記第１の比較電圧は前記第６の抵抗と前記第７の抵抗が接続されたノードの電圧であり、前記第２の比較電圧は前記第８の抵抗と前記第９の抵抗が接続されたノードの電圧であることを特徴とする請求項１５記載の半導体記憶装置。
前記第８の抵抗と前記第９の抵抗の抵抗値を変化させることにより、前記比較電圧発生回路より出力される前記第２の比較電圧の電圧値を変化させることを可能とした請求項２３記載の半導体記憶装置。
前記第６の抵抗と前記第７の抵抗の抵抗値を変化させることにより、前記比較電圧発生回路より出力される前記第１の比較電圧の電圧値を変化させることを可能とした請求項２３記載の半導体記憶装置。
前記第１の増幅器および前記第２の増幅器における各検知電圧の電圧差が、前記第１の増幅器のオフセット電圧と前記第２の増幅器のオフセット電圧の和の最大値よりも大きいことを特徴とする請求項１記載の半導体記憶装置。
前記参照電圧発生回路の出力が供給される参照電圧ノードと接地電圧との間に、コンデンサが挿入されていることを特徴とする請求項１記載の半導体記憶装置。
請求項６に記載の半導体記憶装置の構成に加えて、前記負電圧ノードに一端が接続され他方の端子に負荷が接続される出力部抵抗と、前記出力部抵抗と前記負荷を接続するノードに接続されたパッドとを更に備え、前記パッドを介して外部から電圧を印加することが可能であり、且つ前記ノードの電圧を検知することが可能である半導体記憶装置を製造する方法であって、
ウエハ検査時に、前記パッドに現れる電圧を検知し、前記可変抵抗に含まれる前記ヒューズをトリミングすることにより前記可変抵抗の抵抗値を調整することを特徴とする半導体記憶装置の製造方法。