CN1126112C - 产生正负高压的电源输出电位复位电路 - Google Patents

产生正负高压的电源输出电位复位电路 Download PDF

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Abstract

当输出节点(106)输出第三电源电位的状态被切换到输出第二电源电位的状态时，第二电源电位的馈送单元经由第一P沟道MOSFET(tp1)被连接到输出节点(106)。而且，当第一P沟道MOS-FET(tp1)被关断时，亦即当第三电源电位被输出到输出节点(106)时，第三电源电位也加到第一P沟道MOSFET(tp1)的栅极。因此，即使当输出节点(106)的电位升至第三电源电位时，此晶体管也不接通。于是第二电源电位(Vcc)同输出节点(106)彼此恰当地电隔离。

Description

产生正负高压的电源输出电位复位电路
本发明涉及到一种半导体器件，确切地说是涉及到一种用来切换内部电路输出电压的复位电路，它输出一个外部馈送的电源电压或从电源电压产生的内部电压。
在执行数据写入、读出和擦除之类电操作的快速存储器之类的半导体器件中，除了外部馈送的电源电压，还内部产生多个电压并用于上述操作。
例如，在快速存储器中，各存储单元由一个其漏极和控制栅极分别边接于位线和字线的晶体管组成。执行擦除的方式是将正高压加于组成存储单元的晶体管的控制栅，而负高压加于其源极和P阱，致使电子利用隧道效应注入到浮栅中。执行写入的方式是将负高压加于控制栅，而正高压加于漏极，致使电子利用隧道效应被浮栅清除。
现描述用于常规快速存储器各种操作的内部电压。图19示出了快速存储器各种工作状态中馈送到选定的和未选定的区段中的存储器的各种电压。
例如，如图19所示，当在选定区段执行擦除时，源电压Vs为-8V，控制栅电压Vcg为10V，P阱电压BG为-8V，而漏电压Vd浮置(Z)。选定区段和未选定区段中的存储单元也加有在各工作模式中预定数值的源电压Vs、控制栅电压Vcg、漏电压Vd和P阱电压BG，使各个操作得以执行。
在外部只馈送3V电源电压的结构中，6V、10V、4V、-8V和-4V的电压须由此电源电压产生。为此，快速存储器通常在内部配置有包括电荷激励电路的正电压发生电路和负电压发生电路。
以下更具体地描述采用上述正电压发生电路和负电压发生电路在存储单元上执行的擦除和写入操作。
如前所述，当注入的电子存在于浮栅时，就可获得存储单元的擦除态。因此，比起电子未被注入的状态来，在擦除态的存储单元的晶体管的阈值电压向正电压偏移。
在从快速存储器存储单元读出储存的信息的操作中，在源极接地而约为IV的正电压加于漏极的工作模式中将一恒定电定加于控制栅，并借助于检测源和漏之间是否有一定电流流过的方法来确定储存的信息。当执行读出操作时，在阈值电压由于擦除操作而正向偏移的晶体管中，此电流不流通。
现描述擦除储存信息并将储存信息重新写入快速存储器的操作。
图20中的横坐标表示存储单元中晶体管的阈值电压，纵坐标表示具有相应阈值电压的芯片中的晶体管数目即位数。
新储存信息的写入通常在待要进行写入的块中擦除存储单元的储存信息之后按下面将要详述的条理执行。
现描述写入操作。在下面的描述中，在待要进行写入的位上执行了上述擦除的状态称为起始状态。
在起始状态中，块中存储单元晶体管的阈值电压分布成中心值作正向偏移，如图20中A所示。
在这种状态下来执行写入，亦即在对应于待要写入的晶体管上编程。此时，栅极相对于漏极保持在负电位(-14V)，以便将电子从浮栅移入漏极。随着清移的进行，对应于写入位的晶体管的阈值分布从图20中的A改变为B、C和D。
然而，若此状态保持原状，则全部电子将从浮栅清除，阈值电压将进一步向负值偏移。这种状态相当于图20中的状态E。
于是，即使OV加于栅极，在存储单元晶体管中也会有电流在源和漏之间流通。
这意味着下述情况。如图19中下部所示，为了改选存储单元，即使栅极设定为OV，在源漏之间也得不到高阻抗态(在图19中用字母Z表示)，单元中有漏电流。这导致难以正确地读出被选定的存储单元的信息。这种状态被称为重复编程态。
在实际编程中，写入时电压以脉冲的形式加于栅和漏之间以防止上述重复编程。
下面将参照图20和19来描述上述过程。若在已被编程的位上执行写入，可能发生重复编程。因此必须在所有的位上执行程序检验以设定初始状态。
然后加上程序写入脉冲并检验编程状态。
例如，第一脉冲加于阈值如图20中A所示地分布的晶体管之后，对应于写入位的晶体管的阈值为B所示地分布。
若阈值改变不足，则再加脉冲。这个手续相当于图21中施加程序脉冲和程序检验的步骤，而且一直重复到各编程位的阈值达到一个适当的值为止。
用上述手续，对应于编程位的晶体管的阈值从图20中B所示的状态，经过C所示的状态，改变成D所示的状态。此时即完成了程序的写入。
现参照附图简述常规快速存储器的操作。
图18方框图示出了常规快速存储器的结构。
在图18中，为简化起见，区段中的存储单元阵列示为简化的2×2结构形式。
写入/擦除控制电路1控制着写入和擦除操作的时间以及各操作的电压。数据I/O缓冲器2向外部输出读出放大器3送来的数据，并将外部输入的写入数据馈送到写入电路4。读出放大器3将经由Y形栅晶体管Q1和Q2送来的存储器阵列11中存储单元的数据进行放大并输出到数据I/O缓冲器2。
写入电路4将数据I/O缓冲器2送来的数据馈送到列锁存器17和18。列译码器5接收地址缓冲器13的输出以选择Y形栅晶体管Q1和Q2。6V发生电路6将6V电压馈至列锁存器17和18，它们根据数据“O”而将6V馈至位线。
在擦除操作中，一个-4V发生电路7将-4V电压馈至未被选定的存储单元的源极。在写入操作中，一个-8V发生电路8将-8V电压馈至字线和行泽码器12，并在擦除操作中将-8V电压馈至被选定的存储单元的P阱和源极。
选择栅译码器接收地址缓冲器13的输出以选择存储单元阵列11中的栅极Q7-Q10。源线驱动器10包括N沟道MOSFETQ3-Q6。源线驱动器10在读出操作中将地电平电压加至存储单元的源线，而在擦除操作中其上加一负电压。
存储单元阵列11包括存储单元Q11-Q18以及选择栅Q7-Q10。在存储单元阵列11中，数据被写入由行译码器12和列译码器5所选定的存储单元或从其中擦除。行译码器12接收地址缓冲器13的输出以选择特定的字线。地址缓冲器13接收在存储单元阵列11中选取特定的存储单元的外部馈送的地址信号，并分别将列地址信号和行地址信号输出到列译码器5和行译码器12。
参考电压发生电路14在写入检验过程中提供字线电压，并提供6V、10/4V、-8V和-4V发生电路6、19、8和7的参考电压。阱电位切换电路15在存储单元擦除过程中将负高压加至P阱，而在其它操作模式中使P阱接地。
传送门16控制着列锁存器17和18同位线之间的边接。列锁存器17和18在写入操作中锁存写入数据。10/4V发生电路19在写入操作中将10V电压馈至选择栅译码器9，在擦除操作中将10V电压馈至字线和行译码器12，而在擦除检验操作中将4V电压馈至字线和行译码器12。检验控制电路20在检验操作中控制着各电路的操作。
由于在快速存储器中执行上述的编程，故要求用来产生高于电源电压的编程用正电压的正高压发生电路以及负高压发生电路不仅在程序写入和擦除操作中施加脉冲的过程中保持恒定的电压，而且要满足下面三点：
首先，当脉冲下降时，输出线的电位必须迅速恢复到原来的电位，而且不向晶体管施加过大的应力。恢复所需时间的降低导致更短的编程所需时间和更短的擦除所需时间。
假设不存在输出线的电位复位电路，则即使高压发生电路停止了工作，输出线的电位也会保持原样，或者由于小的漏电而极慢地下降。当存储单元晶体管的状态从这种状态改变到下一操作步骤时，晶体管将承受极大的应力，而且储存在存储单元中的信息会被干扰。因此会出现可靠性问题。换言之，除非输出线的电位复位，否则不能改变存储单元晶体管的操作状态。
其次，在使输出线上的高压复位的复位电路的操作中，必须防止高压加到构成高压复位电路的晶体管上。此外，为了进一步改善复位电路的可靠性，希望有一种结构，其中不管晶体管处于开通或断开，高压都不加于前述的晶体管。
第三，要求电路结构简化。这不仅仅意味着减少晶体管的数目。例如，若必须提供阈值电压不同于用在芯片上其它电路中的晶体管阈值电压的晶体管，这就增加了制造步骤。
下面就常规结构来详细描述。
图16方框示意图示出了相当于图18中6V发生电路6和10V/4V发生电路19的常规正高压发生电路。
在图16中，放大级电路103由一个振荡器104和一个正电压电荷激励器105组成。振荡品104输出脉冲波及其反相波/，而响应于它们，正电压电荷激励电路105把从电源电压Vcc放大的电压Vpp输出到它的输出端106。
在复位操作中，复位信号RS从低电平改变为高电平，振荡器104停止其工作。
同时，连接在输出端106和电源之间的N沟道MOSFET tn3响应复位信号RS而接通，并使输出端电压复位到Vcc。
如果N沟道MOSFET tn3是增强型的，亦即同芯片上其它电路中的晶体管同型且具有阈值Vthn，则馈至输出端106的电位Vout可表示如下：
Vout＝Vcc-Vthn因此，输出电压降低一个阈值电压，并在输出处得不到足够的电压。
如果N沟道MOSFET tn3是耗尽型的，就不发生电压下降，但耗尽型晶体管使制造步骤增加，使芯片的成本增加。
图17方框示意图示出了相当于图18中-4V发生电路和-8V发生电路8的常规负高压发生电路。
在图17中，负放大级电路203由一个振荡器204和一个负电荷激励器205组成。负放大级电路203同正高压发生电路不同之处在于P沟道MOSFET tp3连接于输出端206和地之间，而且此MOSFET tp3和振荡器204被复位信号RS的反相信号/RS控制。
此时，若P沟道MOSFET tp3是增强型的，也不能提供足够的地电位。若是耗尽型的，则增加制造步骤。
本发明，目的是提供一种可使处于正或负高压的输出线复位到等于外电源电位的、并且可在不增加制造步骤的情况下制造的电路。
本发明的另一个目的是提供一种在复位过程中能减弱加至晶体管的电场的、并且具有高可靠性的复位电路。
因而，本发明提供了一种复位电路，它从外部馈以一个第一电源电位、一个高于第一电源电位的第二电源电位和一个高于第二电源电位的第三电源电位，并对应于可在第一和第二信号电平电位之间切换的外部信号而使第三电源电位输出到输出节点的状态，切换到输出第二电源电位的状态，此电路包括一个第一输入节点、一个第二输入节点、一个第三输入节点、一个控制电路、一个第一P沟道MOSFET和输出节点。第一输入节点馈以第一电源电位。第二输入节点馈以第二电源电位。第三输入节点连接到根据外部信号而选择性地停止和开始提供第三电源电位的馈电单元的输出端。控制电路根据外部信号的电位电平而选择性地输出第一电源电位和第三电源电位。第一P沟道MOSFET在其栅极接收控制电路的输出，并在其漏极连接于第二输入节点。输出节点连接于第三输入节点以及第一P沟道MOSFET的源极和背栅极。
根据本发明的另一种情况，控制电路包括一个其栅极接收外部信号且其源极和背栅极连接于输出节点的第二P沟道MOSFET、一个其一端连接于第二P沟道MOSFET的漏极而另一端连接于第一P沟道MOSFET的栅极的电阻、以及一个其栅极接收控制信号且源极和背栅极连接于第一输入节点而漏极连接于电阻另一端的N沟道MOSFET。
根据本发明的又一种情况，复位电路从外部被馈以第一电源电位和负值低于第一电源电位的第二电源电位，并根据可在第一和第二信号电平电位之间切换的外部信号而使第二电源电位输出到输出节点的状态，切换到输出第一电源电位的状态，此复位电路包括一个第一输入节点、一个第二输入节点、一个控制电路、一个第一N沟道MOSFET和一个输出节点。第一输入节点被馈以第一电源电位。第二输入节点连接于根据外部信号而停止和开始提供第二电源电位的馈电单元的输出。控制电路根据外部信号的电位电平而选择性地输出第一和第二电源电位。第一N沟道MOSFET的栅极接收控制电路的输出，其源极连接于第一输入节点。输出节点连接于第二输入节点以及第一N沟道MOSFET的漏极和背栅极。
由于加至输出节点的正电压的电源电位的复位是通过第一P沟道MOSFET而执行的，故输出节点的电位不会以相当于阈值电压的数值而降低，这是本发明的一个主要优点。
而且，关断第一P沟道MOSFET的信号的电位是由第三电源电位形成的，故即使在输出节点电位达到第三电源电位时此晶体管也不会接通，而且输出节点同第二电源电位恰当地隔离开来。
本发明的另一优点是额外提供了一个电阻，用来降低加于驱动第一P沟道MOSFET的控制电路中的晶体管的电压。
因此，本发明能提供可抑制晶体管中强电场并因而具有高可靠性的正电压复位电路。
本发明的又一优点如下。加于输出节点的负电压的电源电位的复位是通过第一N沟道MOSFET而执行的。因此，输出节点的电位不会以相当于阈值电压的数值而上升。
而且，关断第一N沟道MOSFET的信号的电位是负的第二电源电位，故即使当输出节点的电位达到第二电源电位时，此晶体管也不会接通，而且输出节点同第一电源电位恰当地隔离开来。
本发明的再一个优点如下。由于电路能够只由增强型晶体管组成，故可以防止制造步骤的增加，这在若要制造耗尽型晶体管的情况下是不可避免的。
结合附图对本发明的进行下列详细描述之后，本发明的上述和其它的目的、特征、情况和优点将变得更为明显。
图1方框示意图示出了本发明的实施例1；
图2示出了实施例1操作过程中的电位改变；
图3方框示意图示出了本发明的实施例2；
图4示出了实施例2操作过程中的电位改变；
图5方框示意图示了本发明的实施例3；
图6示出了实施例3操作过程中的电位改变；
图7方框示意图示出了本发明的实施例4；
图8示出了实施例4操作过程中的电位改变；
图9方框示意图示出了本发明的实施例5；
图10示出了实施例5操作过程中的电位改变；
图11方框示意图示出了本发明的实施例6；
图12示出了实施例6操作过程中的电位改变；
图13方框示意图示出了本发明的实施例7；
图14示出了实施例7操作过程中的电位改变；
图15方框示意图示出了本发明的实施例7的一种修改；
图16方框示意图示出了现有技术中正高压发生电路的结构；
图17方框示意图示出了现有技术中负高压发生电路的结构；
图18方框示意图示出了现有技术中快速存储器的结构；
图19示出了在快速存储器的存储单元上执行的擦除、写入和读出操作；
图20示出了对快速存储器写入程序的过程；以及
图21示出了对快速存储器写入程序的顺序。
以下参照附图来描述本发明实施例的复位电路。
虽然结合快速存储器中高压发生电路的复位电路对现有技术进行了描述，本发明同样可用于另一类半导体器件，其中用电荷激励电路来产生所需的电压。
图1方框示意图示出了根据本发明一个实施例的正高压发生电路101的结构。图2示出了在图1实施例的复位操作中的电位改变。
在图1中，振荡器104、正电压电荷激励器105等具有同图16所示同有技术相同的结构。
在正高压发生电路102中，P沟道MOSFET tp1连接在输出端106和等于Vcc的第二电源电位的馈送单元之间。
第二P沟道MOSFET tp2和N沟道MOSFET tn0的漏极串联在一起。
这些晶体管连接在输出端106和第一电源电位(即地电位)之间，且排列成P沟道MOSFET tp2的源极位于输出端附近而N沟道MOSFET tn0的源极位于地附近。
电荷激励器105从电源电位Vcc产生一个正高压Vpp。此时，复位信号RS处于“低”电平。N沟道MOSFET tn0接通而P沟道MOSFET tp2关断。Vpp电平被通过P沟道MOSFET tp2传输到节点N1，致使P沟道MOSFET tp1截止。
这就抑制了电源电位Vcc同输出端106之间经由P沟道MOS-FET tp1的耦合。当要复位时，信号RS达到“高”电平，致使N沟道NOSFET tn0接通。从而降低节点N1的电平，致使P沟道MOS-FET tp1也接通。
P沟道MOSFET tp2已被接通。因此，输出Vpp开始逐渐降低其电平。
上述过程用图2中T1和T2之间的波形来表示。T1表示复位信号RS达到“高”电平的时刻，T2表示稍后将加以描述的P沟道MOSFET tp2开始关断的时刻。
当输出改变到接近Vcc的数值时，P沟道MOSFET tp2开始关断。节点N1从而被N沟道MOSFET tn0迅速地放电为地电平(T2和T3之间)。由于N1是接地的，故P沟道MOSFET tp1被充分地接通，且Vcc电平被馈至输出端。于是就可以向输出端充分地馈送第二电源电位(即Vcc电平)而无需使用耗尽型晶体管。
由于P沟道MOSFET tp1可以是增强型的，故还可以防止制造步骤的增加。
图3方框示意图示出了本发明了实施例2的负高压发生电路201的结构。
在图3中，振荡器204、负电压电荷激励器205等具有同图17所示现有技术相同的结构。
图4示出了图3实施例复位操作过程中的电压改变。
在负高压复位电路202中，N沟道MOSFET tn1连接在输出端206和第一电源电压(地电位)之间。
第二N沟道MOSFET tn2和P沟道MOSFET tp0的漏极串联在一起。这些晶体管排列成使第二N沟道MOSFET tn2的源极连接于输出端206，而P沟道MOSFET tp0的源极连接于接收复位信号的反相信号的反相电路的输出端。
第二N沟道MOSFET tn2的栅极接收复位信号的反相信号，而P沟道MOSFET tp0的栅极接收总是保持“低”电平(地电位)的信号。驱动信号从这些晶体管之间的连接处馈至第一N沟道MOS-FET tn1的栅极。
当电荷激励器205的输出为高电压Vnn时，复位信号/RS处于“高”电平。在这种状态下，N沟道MOSFET tn2接通，并将第二电源电位的Vnn电平传送到节点N3。
由于Vnn是负电压，故P沟道MOSFET tp0被关断。因此，N沟MOSFET tn1的栅极达到Vnn，致使N沟道MOSFET tn1也截止，这样地电平就不会传送到输出端206。
当要复位时，信号/RS达到“低”电平。此时，P沟道MOSFETtp0接通以逐渐提高节点N3的电平，致使N沟道MOSFET tn1被接通。
N沟道MOSFET tn2已被接通。因此，输出Vnn的电平开始逐渐升高。这相当于图4中T4和T5之间的状态。T4表示复位信号/RS达到“低”电平的时刻，T5表示稍后将加以描述的N沟道MOS-FET tn2被关断的时刻。
当输出Vnn改变到接近地电平的数值时，N沟道MOSFET tn2被关断。节点N3从而迅速地升高到Vcc电平，致使N沟道MOSFETtn1被充分地接通以将地电平馈至输出端206。这相当于T5和T6之间的一个周期。同前一实施例相似，本实施例可将地电平馈至输出端而无需使用耗尽型晶体管。
由于N沟道NOSFET tn1可以是增强型的，故还可以防止制造步骤的增加。
图5方框示意图示出了本发明实施例3的正高压发生电路101的结构。
图6示出了其复位操作过程中的电压改变。
第一实施例被设计成复位过程中当向N沟道MOSFET to0和P沟道MOSFET tp1和tp2加以相对大的电压时使放电电流流通。但当晶体管接通并有电流流过时，可能引起其机制已知的在漏区出现衬底电流以致提高衬底的电位电平，致使在源、衬底和漏之间发生双极型工作，从而产生大电流那样的误动作。
为了避免这种情况，在接通的晶体管的源漏之间不要加大电压是很重要的。
为此，图5的实施例采用了一个插入在N沟道MOSFET tn0和P沟道MOSFET tp2之间的电阻器R1。
在输出端106产生高压的操作同实施例1相似。
在复位操作中(即当信号RS处于“高”电平时)，由于插入了电阻器R1，当N沟道MOSFET tn0接通时，节点N1的电位立即降至地电平。虽然节点N2的电位通过电阻器R1逐渐下降，但电阻器R1被设定成将Vpp同N2之间的电位差降到不高于P沟道MOS-FET tp1的阈值的很小的值。
因此，当P沟道MOSFET tp2接通时，P沟道MOSFET tp1关断。这相当于图6中T1和T2之间的一段。
当Vpp改变到接近Vcc的数值时，P沟道MOSFET tp2开始关断。由N沟道MOSFET tn0和电阻器R1组成的放电系统使节点N2.的电位降到地电平。此时，已关断的P沟道MOSFET tp1被接通以使将Vcc电平馈至输出端。这相当于图6中T2和T3之间的一段。
根据上面所述的方法，即使在复位操作过程中也不用在处于接通状态的晶体管的源漏之间施加高电压，从而能够稳定而可靠地执行复位。
图7方框示意图示出了本发明实施例4的负高压发生电路201的结构。图8示出了复位过程中的电压改变。
第二实施例被设计成复位过程中当向P沟道MOSFET tp0、N沟道MOSFET tn1和N沟道MOSFET tn2加以相对大的电压时使放电电流流通。为了避免大的电压加于接通的晶体管的源漏之间，如实施例1中所做的那样，图7的电路采用了一个插入在P沟道MOSFET tp0和N沟道MOSFET tn2之间的电阻器R2。
当要复位时(即信号/RS处于“低”电平时)，P沟道MOSFETtp0接通以便将节点N3的电位提高到Vcc。由于提供了电阻器R2，故节点N3的电位立即达到Vcc。由于提供了电阻器R2和P沟道MOSFET tp0，节点N4的电位逐渐上升，致使输出Vnn逐渐上升。
此时，Vnn同N4之间的电位差被设定为不高于N沟道MOS-FET tn1的阈值电压的很小的数值。因此，当N沟道MOSFET tn2接通时，N沟道MOSFET tn1关断。这相当于图8中T4和T5之间的一段。
当Vnn改变到接近地电平的数值时，N沟道MOSFET tn2开始关断。因此，节点N4通过含有P沟道MOSFET tp0和电阻器R2的路径被充电，并升高到Vcc。
N沟道MOSFET tn1从而被充分地接通以将地电平馈至输出端。
根据上述方法，在复位操作过程中，已接通的晶体管的源漏之间不施加高电压，于是能够稳定而可靠地执行复位。
图9方框示意图示出了本发明实施例5的负高压发生电路201的结构。
图10示出了复位过程中的电压改变。
在实施例四中，虽然在接通的晶体管的源漏之间未加高压，但在Vnn被产生时Vcc加至N沟道MOSFET tn2的栅极，而且Vnn被加于其源极、漏极和沟道(此时N沟道MOSFET tn2接通)。
因此，过大的应力加到了N沟道MOSFET tn2的栅极氧化层，这就降低了可靠性。
因而本实施例采用一个当电荷激励器的输出达到一预定电平(Vnn1)时就改变其逻辑的信号(VMOD)，如图9和10所示。在图9的内部控制信号发生电路223中，信号VMOD加于或非电路的一个输入端。因此，当电荷激励器的输出达到一个足够负的电压且信号VMOD达到“高”电平时，作为或非电路输出的节点N5的电位就达到“低”电平而不管信号/RS的状态如何，致使N沟道MOSFETtn2的栅极电压应力被释放。
图11方框示意图示出了本发明实施例6的正高压发生电路101的结构。
图12示出了复位过程中的电压改变。
在实施例3中，由于输出电压Vpp的复位是通过电阻器R1而执行的，为使输出放电就需要很长的时间。
为了改善这一点，采用了图11所示的电路结构。亦即，节点N1直接馈至P沟道MOSFET tp1的栅极，从而通过P沟道MOSFETtp1使输出被复位到Vcc。
P沟道MOSFET tp1源漏之间的电位差为Vpp-Vcc，因此比较小，致使接通状态中的击穿电压不会引起明显的问题。
因此，电阻器R1可插入在P沟道MOSFET tp2和N沟道MOSFET tn0之间，在复位过程中其间产生一个最大的电位。
如图12所示，P沟道MOSFET tp1通过不包含电阻器的路径而放电，致使节点N2的电位比图6中的结构更快地达到地电平。因此，输出复位所需的时间缩短了。
图13方框示意图示出了本发明实施例7的负高压发生电路201的结构。
图14示出了复位过程中的电压改变。
在实施例4中，由于Vnn是通过电阻器R2被复位的，输出充电就需要很长的时间。为了改善这一点，采用了图13所示的电路结构。
于是，节点N3被直接输出入到N沟道MOSFET tn1的栅极，从而通过N沟道MOSFET tn1使输出复位到地电平。
N沟道MOSFET tn1源漏之间的电位差为Vnn，因此相当小，致使接通状态中的击穿电压不引起明显的问题。因此，电阻器R2可插入在N沟道MOSFET tn2和P沟道MOSFET tp0之间，在复位过程中，其间产生一个最大的电位。
如图14所示，N沟NOSFET tn1的栅极通过不含电阻器的路径被放电，致使节点N4的电位比图8的结构更快地达到地电平。因此缩短了输出复位所需的时间。
而且，为了减小加于N沟道MOSFET tn2栅极氧化层的应力，本实施例7可用图9所示的实施例5相同的方法进行修改。
图15方框示意图示出了实施例7的一种修改。
如同实施例5，本修改采用一个如图10所示的当电荷激动器的输出达到一个预定电平(Vnn1)时就改变其逻辑的信号(VMOD)。在图15的内部控制信号发生电路223中，信号VMOD加于或非电路的一个输入端。因此，当电荷激励器的输出达到一个足够负的电压且信号VMOD达到“高”电平时，作为或非电路输出的节点N5的电位就达到“低”电平而不管信号/RS的状态如何，致使N沟道MOS-FET tn2的栅电压应力被释放。
虽然已详细地描述了本发明，但应清楚地理解这仅仅是用说明和举例的方法进行的，因而是不局限于此的，本发明的构思与范围只受所附权利要求条款的限定。

Claims (16)

1.一种复位电路，它从外部被馈以第一电源电位、高于上述第一电源电位的第二电源电位、以及高于上述第二电源电位的第三电源电位，并且响应可在第一和第二信号电平电位之间进行切换的外部信号(RS)，将向输出节点(106)的电位输出由上述第三电源电位切换到上述第二电源电位，该复位电路包含：
一个馈以上述第一电源电位的第一输入节点(110)；
一个馈以上述第二电源电位的第二输入节点(109)；
一个根据上述外部信号而选择性地同上述第三电源电位耦合和去耦合的第三输入节点(108)；
一个根据上述外部信号的电位电平而选择性地输出上述第一电源电位和上述第三电源电位的控制电路；
一个其栅极接收上述控制电路输出且其漏极连接于上述第二输入节点的第一P沟道MOSFET(tp1)；以及
一个连接于上述第三输入节点以及上述第一P沟道MOSFET的源极和背栅极的输出节点(106)。
2.根据权利要求1的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号、且其源极和背栅极连接于上述输出节点、其漏极连接于上述第一P沟道MOSFET的栅极的第二P沟道MOSFET(tp2)以及；
一个其栅极接收上述外部信号、其源极和背栅极连接于上述第一输入节点且其漏极连接于上述第二P沟道MOSFET的漏极的N沟MOSFET(tn0)。
3.根据权利要求1的复位电路，其中所述的上述第三电源电位的馈送单元包括：
一个产生互补的第一和第二时钟信号(、/)的振荡电路(104)，和
一个接收上述第一和第二时钟信号并产生第三电源电位的电荷激励电路(105)；而且
上述振荡电路(104)由上述外部信号在工作态和停止态之间切换，当上述控制电路输出第一电源电位时取停止态，而当上述控制电路输出第三电源电位时取工作态。
4.根据权利要求1的复位电路，其中所述的复位电路安装在馈以单一外部电源电位的半导体器件上，而上述第一电源电位和上述第二电源电位分别对应于地电位和上述半导体器件的上述外部电源电位。
5.根据权利要求4的复位电路，其中所述的半导体器件是一种快速存储器。
6.根据权利要求1的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述输出节点而漏极连接于上述第一P沟道MOSFET(tp1)的栅极的第二P沟道MOSFET(tp2)；
一个其一端连接于上述第二P沟道MOSFET的漏极的电阻器(R1)；以及
一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述第一输入节点(110)而漏极连接于上述电阻器(R1)的另一端的N沟道MOSFET(tn0)。
7.根据权利要求1的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述输出点的第二P沟道MOSFET(tp2)；
一个其一端连接于上述第二P沟道MOSFET(tp2)的漏极而另一端连接于上述第一P沟道MOSFET的栅极的电阻器(R1)；以及
一个其栅极接收上述外部信号(RS)、其源极和背栅极连接于上述第一输入节点(110)而漏极连接于上述电阻器(R1)的另一端的N沟道MOSFET(tn0)。
8.一种复位电路，它从外部被馈以第一电源电位和负值低于上述第一电源电位的第二电源电位，而且根据可在第一和第二信号电平电位之间切换的外部信号(/RS)而将向输出节点(206)输出上述第二电源电位的状态，切换到输出上述第一电源电位的状态，这种复位电路包括：
一个馈以上述第一电源电位的第一输入节点(210)；
一个根据上述外部信号而选择性地同上述第二电源电位进行耦合和去耦合的第二输入节点(208)；
一个根据上述外部信号(/RS)的电位电平而选择性地输出上述第一电源电位和第二电源电位的控制电路；
一个其栅极接收上述控制电路的输出而其源极连接于上述第一输入节点的第一N沟道MOSFET(tnl)；以及
一个连接于第二输入节点(208)以及上述第一N沟道MOS-FET(tn1)的漏极和背栅极的输出节点(206)。
9.根据权利要求8的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号(/RS)、其源极和背栅极连接于上述输出节点而其漏极连接于上述第一N沟道MOSFET(tn1)的栅极的第二N沟道MOSFET(tn2)；
其栅极连接于上述第一输入节点(210)而漏极连接于上述第二N沟道MOSFET(tn2)的漏极的P沟道MOSFET(tn0)；以及
一个接收上述外部信号(/RS)、其输出连接于上述P沟道MOS-FET(tp0)的源极和背栅极的反相电路(209)。
10.根据权利要求8的复位电路，其中所述的上述第二电源电位的馈送单元包括：
一个产生互补的第一和第二时钟信号(、/)的振荡电路(204)，和
一个接收上述第一和第二时钟信号并产生第二电源电位的电荷激励电路(205)；而且
上述振荡器路(204)由上述外部信号在工作态和停止态之间进行切换，当上述控制电路输出第一电源电位时取停止态，当上述控制电路输出第二电源电位时取工作态。
11.根据权利要求8的复位电路，其中所述的复位电路安装在馈以单一的外部电源电位的半导体器件上，而且上述的第一电源电位相当于地电位。
12.根据权利要求11的复位电路，其中所述的半导体器件是一种快速存储器。
13.根据权利要求8的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号(/RS)、其源极和背栅极连接于上述输出节点(206)而漏极连接于上述第一N沟道MOSFET(tn1)的栅极的第二N沟道MOSFET(tn2)；
一个其一端连接于上述第二N沟道MOSFET(tn2)的漏极的电阻器(R2)；
一个其栅极连接于上述第一输入节点(210)而漏极连接于上述电阻器(R2)的另一端的P沟道MOSFET(tp0)；以及
一个接收上述外部信号(/RS)而且其输出连接于上述P沟道MOSFET((tp0)的源极和背栅极的反相电路(209)。
14.根据权利要求8的复位电路，其中所述的控制电路包括内部控制信号发生装置(223)；
上述内部控制信号发生装置(223)包括：
一个将上述外部信号(/RS)反相并将其输出的第一输出节点(216)，和
一个当上述复位电路输出节点(206)的电位不低于某一恒定值时，输出上述外部信号(/RS)的反相信号，而当上述复位电路输出节点(206)的电位低于此恒定值时则不管上述外部信号(/RS)为何，都输出上述第一电源电位的第二输出节点(218)；
上述控制电路还包括：
一个其栅极连接于上述内部控制信号发生装置(223)的上述第二输出节点(218)、其源极和背栅极连接于上述复位电路的上述输出节点(206)而漏极连接于上述第一N沟道MOSFET(tn1)的栅极的第二N沟道MOSFET(tn2)，
一个其一端连接于上述第二N沟道MOSFET(tn2)的漏极的电阻器(R2)，以及
一个其栅极连接于上述复位电路的上述第一输入节点(210)、其漏极连接于上述电阻器(R2)的另一端、而其源极和背栅极连接于上述内部控制信号发生装置(223)的上述第一输出节点(216)的P沟道MOSFET(tp0)。
15.根据权利要求8的复位电路，其中所述的控制电路包括：
一个其栅极接收上述外部信号(/RS)、而且其源极和背栅极连接于上述输出节点(206)的第二N沟道MOSFET(tn2)；
一个其一端连接于上述第二N沟道MOSFET的漏极而另一端连接于上述第一N沟道MOSFET(tn1)的栅极的电阻器(R2)；
一个其栅极连接于上述第一输入节点(210)而其漏极连接于上述电阻器(R2)的另一端的P沟道MOSFET(tp0)；以及
一个接收上述外部信号(/RS)、而且其输出连接于上述P沟道MOSFET(tp0)的源极和背栅极的反相电路(209)。
16.根据权利要求8的复位电路，其中所述的控制电路包括内部控制信号发生装置(223)；
上述内部控制信号发生装置(223)包括：
一个将上述外部信号(/RS)反相并将其输出的第一输出节点(216)，和
一个当上述复位电路输出节点(206)的电位不低于某一恒定值时，输出上述外部信号(/RS)的反相信号，而当上述复位电路输出节点(206)的电位低于此恒定值时，则不管上述外部信号(/RS)为何，都输出上述第一电源电位的第二输出节点(218)；
上述控制电路还包括：
一个其栅极连接于上述内部控制信号发生装置(223)的上述第二输出节点(218)、而其源极和背栅极连接于上述复位电路的上述输出节点(206)的第二N沟道MOSFET(tn2)，
一个其一端连接于上述第二N沟道MOSFET(tn2)的漏极的电阻器(R2)，以及
一个其栅极连接于上述复位电路的上述第一输入节点(210)、其漏极连接于上述电阻器(R2)的另一端和上述第一N沟道MOSFET的栅极、而其源极和背栅极连接于上述内部控制信号发生装置(223)的上述第一输出节点(216)的P沟道MOSFET(tp0)。
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