JP2017037960A - 半導体装置 - Google Patents

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Abstract

【課題】 電圧負荷変動に対して高速に応答しつつ、かつ電圧変換効率の低下を抑止することが可能な半導体装置を提供すること。
【解決手段】 半導体素子３１と、主面１１を有し、かつ半導体材料からなる基板１と、半導体素子３１に導通し、かつ基板１に形成された導電層２０と、半導体素子３１を覆う封止樹脂４と、を備え、基板１には、主面１１から窪む凹部１４が形成され、凹部１４は、半導体素子３１を搭載する底面１４１と、主面１１および底面１４１につながり、かつ底面１４１に対して傾斜している連絡面１４２と、を有し、基板１と導電層２０との間に低誘電率絶縁層１６が形成されている。
【選択図】 図２

Description

本発明は、微細加工されたシリコン基板に各種半導体素子を搭載した半導体装置のうち、特にＤＣ−ＤＣコンバータのモジュールに搭載される半導体装置に関する。
近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、該シリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。前記マイクロマシンの製造にあたっては、シリコン基板の微細加工手法として異方性エッチングが用いられている。前記異方性エッチングにより、シリコン基板に微細な凹部を精度良く形成することができ、該凹部内に各種半導体素子が搭載される。
たとえば特許文献１に、ＤＣ−ＤＣコンバータのモジュールに搭載される半導体装置の一例が開示されている。該半導体装置は、リードフレームに半導体素子が搭載されたものであり、前記半導体装置内の寄生インダクタンスを減少させるために、端子と半導体素子との間のワイヤ長を短く設定している。前記寄生インダクタンスを減少させることで、特に高周波回路を構成する前記モジュールにおいて、電圧負荷変動に対して高速に応答しつつ、前記半導体装置の電圧変換効率の低下を抑止することができる。
ここで、ＤＣ−ＤＣコンバータのモジュールに搭載される半導体装置を、前記マイクロマシンによるものとした場合、端子と半導体素子との導電経路はワイヤではなく、シリコン基板に形成されたＣｕなどの導電層が一般的である。シリコン基板は半導体材料であることから、シリコン基板と導電層との間にＳｉＯ2などの絶縁層が形成される。平面視における前記シリコン基板に対する前記導電層の面積の割合が比較的高い場合、前記絶縁層が誘電体となることで、前記絶縁層の寄生容量が増加する。特に高周波回路を構成するＤＣ−ＤＣコンバータのモジュールにおいて、前記寄生容量が増加すると前記モジュールにあわせて搭載されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などへのスイッチング損失が増大する。前記スイッチング損失が増大すると、Ｄｃ−ＤＣコンバータの電圧負荷変動に対する応答に遅延が生じ、電圧変換効率の低下が懸念される。前記マイクロマシンの微細化の進展や、ＤＣ−ＤＣコンバータへの供給電流がより大きくなると、前記寄生容量がより増加する傾向となるため、電圧変換効率の低下の懸念がより増大する。
特開２０１４−６０４５６号公報
本発明は上記事情に鑑み、電圧負荷変動に対して高速に応答しつつ、かつ電圧変換効率の低下を抑止することが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、半導体素子と、主面を有し、かつ半導体材料からなる基板と、前記半導体素子に導通し、かつ前記基板に形成された導電層と、前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、前記基板には、前記主面から窪む凹部が形成され、前記凹部は、前記半導体素子を搭載する底面と、前記主面および前記底面につながり、かつ前記底面に対して傾斜している連絡面と、を有し、前記基板と前記導電層との間に低誘電率絶縁層が形成されていることを特徴としている。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層の比誘電率は、２．０〜３．５である。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層の厚さは、３〜２０μｍである。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層は、無機化合物からなる。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層は、ＳｉＯＣからなる。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層は、ＣＶＤ法により形成される。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層は、有機化合物からなる。
本発明の実施の形態において好ましくは、前記低伝導率絶縁層は、ポリイミド樹脂からなる。
本発明の実施の形態において好ましくは、前記低誘電率絶縁層は、塗布により形成される。
本発明の実施の形態において好ましくは、前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している。
本発明の実施の形態において好ましくは、前記めっき層の厚さは、前記シード層の厚さよりも厚い。
本発明の実施の形態において好ましくは、前記シード層および前記めっき層は、ともにＣｕからなる。
本発明の実施の形態において好ましくは、前記シード層は、スパッタリング法により形成される。
本発明の実施の形態において好ましくは、前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている。
本発明の実施の形態において好ましくは、前記主面導電部に導通し、かつ前記封止樹脂から露出している柱状部を有する複数の端子をさらに備える。
本発明の実施の形態において好ましくは、前記柱状部は、Ｃｕからなる。
本発明の実施の形態において好ましくは、前記柱状部は、電解めっきにより形成される。
本発明の実施の形態において好ましくは、前記複数の端子は、前記封止樹脂から露出している前記柱状部の部位に形成されたパッド部をさらに有する。
本発明の実施の形態において好ましくは、前記底面は、前記基板の厚さ方向に対して直交し、かつ前記底面の平面視形状は矩形状である。
本発明の実施の形態において好ましくは、前記連絡面は、前記底面の四辺に沿って形成された複数面からなり、複数の前記連絡面の前記底面に対する傾斜角はいずれも同一である。
本発明の実施の形態において好ましくは、前記連絡面は、前記主面につながる第１連絡面と、前記底面につながる第２連絡面と、前記第１連絡面および前記第２連絡面につながる中間面と、を有する。
本発明の実施の形態において好ましくは、前記第１連絡面および前記第２連絡面は、それぞれ前記底面の四辺に沿って形成された複数面からなり、複数の前記第１連絡面および複数の前記第２連絡面の前記底面に対する傾斜角はいずれも同一である。
本発明の実施の形態において好ましくは、前記中間面は、前記基板の厚さ方向に対して直交し、かつ前記中間面の平面視形状は枠状である。
本発明の実施の形態において好ましくは、前記中間面に搭載されたインダクタをさらに備える。
本発明の実施の形態において好ましくは、前記半導体材料は、単結晶材料である。
本発明の実施の形態において好ましくは、前記半導体材料は、Ｓｉである。
本発明の実施の形態において好ましくは、前記主面は、（１００）面である。
本発明の実施の形態において好ましくは、前記凹部は、異方性エッチングにより形成される。
本発明の実施の形態において好ましくは、前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は前記基板と前記低誘電率絶縁層との間に介在している。
本発明の実施の形態において好ましくは、前記絶縁層の厚さは、１〜２μｍである。
本発明の実施の形態において好ましくは、前記絶縁層は、ＳｉＯ2からなる。
本発明の実施の形態において好ましくは、前記絶縁層は、熱酸化法により形成される。
本発明の実施の形態において好ましくは、前記導電層は、バリア層をさらに有し、前記バリア層に前記低誘電率絶縁層が接している。
本発明の実施の形態において好ましくは、前記バリア層は、Ｔｉからなる。
本発明の実施の形態において好ましくは、前記バリア層は、スパッタリング法により形成される。
本発明によれば、前記基板において前記絶縁層と前記導電層との間に前記低誘電率絶縁層が形成されている。また、前記低誘電率絶縁層の比誘電率は、前記絶縁層の比誘電率よりも低く設定されている。このような構成をとることで、平面視における単位面積当たりの前記絶縁層の寄生容量が減少する。前記寄生容量の減少により、ＤＣ−ＤＣコンバータのモジュールのうち、特に高周波回路を構成する前記半導体装置に起因した、ＭＯＳＦＥＴなどへのスイッチング損失が低減する。したがって、電圧負荷変動に対して高速に応答しつつ、電圧変換効率の低下を抑止することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置を示す要部平面図である（絶縁層、低誘電率絶縁層および封止樹脂を省略）。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 図１のＩＶ−ＩＶ線に沿う断面図である。 図２の部分拡大図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図９に示す工程を経たときの基板の状態を示す斜視図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す平面図である。 本発明の第２実施形態にかかる半導体装置を示す要部平面図である（絶縁層、低誘電率絶縁層、封止樹脂、インダクタおよびインダクタ接合層を省略）。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図である。 図２８のＸＸＸ−ＸＸＸ線に沿う断面図である。
本発明にかかる半導体装置の実施の形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図５に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。説明の便宜上、平面図の縦方向を第１方向Ｘと、第１方向Ｘに対して直角である平面図の横方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１０（または後述する基板１）の厚さ方向Ｚに対して直角である。
図１は、半導体装置Ａ１０を示す要部平面図である。図２は、図１のＩＩ−ＩＩ線（一点鎖線）に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図２の部分拡大図である。図１は、理解の便宜上、後述する絶縁層１５、低誘電率絶縁層１６および封止樹脂４を省略している。
本実施形態の半導体装置Ａ１０は、基板１、絶縁層１５、低誘電率絶縁層１６、導電層２０、複数の端子２４、半導体素子３１、接合層３２および封止樹脂４を備えている。また、本実施形態においては、半導体素子３１は、ＭＯＳＦＥＴなどを作動させるためのゲートドライバなどの回路が形成された集積回路（ＩＣ）であり、半導体装置Ａ１０は、ＤＣ−ＤＣコンバータのモジュールに搭載される装置である。半導体装置Ａ１０は、前記モジュールの回路基板に表面実装される形式のものである。なお、本実施形態においては、半導体装置Ａ１０は平面視矩形状である。
基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。図１に示すように、基板１は、平面視矩形状である。基板１は、主面１１、裏面１２、側面１３および凹部１４を有する。
主面１１は、図２および図３に示す基板１の上面である。主面１１に複数の端子２４が形成されているため、主面１１は半導体装置Ａ１０を前記モジュールの回路基板に実装する際に利用される面である。裏面１２は、図２および図３に示す基板１の下面である。半導体装置Ａ１０が実装された際、裏面１２は上方を向く。図２および図３に示すように、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交している。主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平たんである。本実施形態においては、主面１１は（１００）面である。また、本実施形態においては、基板１には、主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように平面視において主面１１は、凹部１４を囲む枠状となっている。
図２および図３に示すように、側面１３は、主面１１と裏面１２との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。本実施形態においては、複数の側面１３は、いずれも主面１１および裏面１２に直交している。また、複数の側面１３は、いずれも平たんである。
図１〜図３に示すように、基板１には、主面１１から窪む凹部１４が形成されている。凹部１４は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。凹部１４は、底面１４１および連絡面１４２を有する。本実施形態においては、凹部１４は平面視矩形状である。底面１４１は、半導体素子３１が搭載される面である。底面１４１は、基板１の厚さ方向Ｚに対して直交し、かつ底面１４１の平面視形状は矩形状である。底面１４１は平たんである。
図１〜図３に示すように、連絡面１４２は、主面１１および底面１４１につながる面である。基板１の厚さ方向Ｚにおいて、図２および図３に示す連絡面１４２の上端が主面１１につながり、図２および図３に示す連絡面１４２の下端が底面１４１につながっている。連絡面１４２は、底面１４１に対して傾斜している。本実施形態においては、連絡面１４２は４つの複数面からなり、複数の連絡面１４２が底面１４１の四辺に沿って形成されている。ここで、本実施形態においては、主面１１を（１００）面としているため、複数の連絡面１４２はいずれも（１１１）面からなる。したがって、複数の連絡面１４２の底面１４１に対するそれぞれの傾斜角はいずれも同一であり、その角度は５４．７４°である。なお、本実施形態においては、凹部１４は異方性エッチングにより形成される。
絶縁層１５は、図２〜図５に示すように基板１の主面１１、底面１４１および連絡面１４２の全体を覆うように形成された、電気絶縁性を有する被膜である。本実施形態においては、絶縁層１５はＳｉＯ2からなり、絶縁層１５の厚さは１〜２μｍである。基板１は半導体材料であるとともに、図１に示すように導電層２０は基板１に形成されることから、基板１において導電層２０が形成される部位は電気絶縁性を確保する必要がある。なお、本実施形態においては、絶縁層１５は熱酸化法により形成される。
低誘電率絶縁層１６は、基板１と導電層２０との間に形成された、絶縁層１５よりも比誘電率が低い、いわゆるＬｏｗ−Ｋ材料からなる被膜である。図２〜図５に示すように、低誘電率絶縁層１６は絶縁層１５の全体を覆い、かつ絶縁層１５に接している。したがって、絶縁層１５は基板１と低誘電率絶縁層１６との間に介在している。本実施形態においては、低誘電率絶縁層１６の比誘電率は２．０〜３．５であり、絶縁層１５の比誘電率よりも低い。また、本実施形態においては、低誘電率絶縁層１６の厚さは３〜２０μｍである。低誘電率絶縁層１６は、無機化合物、または有機化合物からなる。低誘電率絶縁層１６が無機化合物からなる場合、たとえばＳｉＯＣ（シリコンオキシカーバイド）が挙げられ、この場合、低誘電率絶縁層１６はＣＶＤ法により形成される。また、低誘電率絶縁層１６が有機化合物からなる場合、たとえばポリイミド樹脂が挙げられ、この場合、低誘電率絶縁層１６は塗布により形成される。
導電層２０は、複数の端子２４とともに半導体装置Ａ１０と前記モジュールの回路基板との導電経路を構成する部材である。図１に示すように、導電層２０は、基板１の主面１１、底面１４１および連絡面１４２に形成されている。また、図２、図３および図５に示すように、導電層２０は接合層３２を介して半導体素子３１に導通している。本実施形態においては、複数の連絡面１４２のうち、導電層２０が形成されている面は第１方向Ｘに離間した一対の連絡面１４２であり、第２方向Ｙに離間した一対の連絡面１４２には導電層２０が形成されていない。
図２〜図５に示すように、導電層２０は低誘電率絶縁層１６に接して形成され、バリア層２０１、シード層２０２およびめっき層２０３を有する。図５に示すように、バリア層２０１に低誘電率絶縁層１６が接している。本実施形態においては、バリア層２０１はＴｉからなる。シード層２０２はバリア層２０１に接している。また、めっき層２０３はシード層２０２に接している。本実施形態においては、シード層２０２およびめっき層２０３は、ともにＣｕからなる。バリア層２０１、シード層２０２およびめっき層２０３は互いに積層され、シード層２０２はバリア層２０１とめっき層２０３との間、すなわち基板１とめっき層２０３との間に介在している。シード層２０２およびめっき層２０３がＣｕであることから、バリア層２０１は絶縁層１５および低誘電率絶縁層１６へのＣｕ拡散防止のために形成される。本実施形態においては、バリア層２０１の厚さは１０〜３０ｎｍである。シード層２０２は、めっき層２０３の円滑な形成を図る目的で形成される。本実施形態においては、シード層２０２の厚さは２００〜３００ｎｍである。また、本実施形態においては、めっき層２０３の厚さは３〜１０μｍであり、シード層２０２の厚さよりも厚い。なお、本実施形態においては、バリア層２０１およびシード層２０２は、ともにスパッタリング法により形成される。また、めっき層２０３は、電解めっきにより形成される。
導電層２０は、主面導電部２１、連絡面導電部２２および底面導電部２３を含む。
図１に示すように、主面導電部２１は、主面１１に形成された平面視帯状の部位である。本実施形態においては、主面導電部２１は、第２方向Ｙに沿った主面１１と連絡面１４２との交線において連絡面導電部２２につながり、該交線から第１方向Ｘに沿って延出している。そして、主面導電部２１は直角に屈曲した後、第２方向Ｙに沿って延出し、複数の端子２４につながっている。
図１に示すように、連絡面導電部２２は、第１方向Ｘに離間した一対の連絡面１４２に形成された平面視矩形状の部位である。本実施形態においては、連絡面導電部２２は、第１方向Ｘに平行となるように形成されている。また、基板１の厚さ方向Ｚにおいて、連絡面導電部２２の図２に示す上端が主面導電部２１につながり、連絡面導電部２２の図２に示す下端が底面導電部２３につながっている。
図１に示すように、底面導電部２３は、底面１４１に形成された平面視矩形状の部位である。本実施形態においては、底面導電部２３は、第２方向Ｙに沿った底面１４１と連絡面１４２との交線において連絡面導電部２２につながり、該交線から底面１４１の内側に向かって延出している。図２および図３に示すように、底面導電部２３に半導体素子３１が搭載されている。
複数の端子２４は、半導体装置Ａ１０を前記モジュールの回路基板に実装するために用いられる部材である。複数の端子２４は、いずれも主面導電部２１につながっている。複数の端子２４は、導電層２０および接合層３２を介して半導体素子３１に導通している。本実施形態においては、複数の端子２４はそれぞれ、柱状部２４１およびパッド部２４２を有する。
図１、図２および図４に示すように、柱状部２４１は、主面導電部２１に導通する部位である。基板１の厚さ方向Ｚにおいて、柱状部２４１の下端が主面導電部２１につながり、上端が封止樹脂４から露出している。本実施形態においては、柱状部２４１の形状は円柱であり、かつ柱状部２４１はたとえばＣｕからなる。なお、本実施形態においては、柱状部２４１は電解めっきにより形成される。
図１〜図４に示すように、パッド部２４２は、封止樹脂４から露出している柱状部２４１の上端に形成された、平面視矩形状の部位である。パッド部２４２は、柱状部２４１の上端の全体に接している。また、パッド部２４２は、平面視において主面導電部２１および封止樹脂４のそれぞれの一部ずつと重なっている。本実施形態においては、パッド部２４２は、たとえば互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。なお、本実施形態においては、パッド部２４２は無電解めっきにより形成される。
なお、図１に示す導電層２０および複数の端子２４の配置形態は一例であり、実際の半導体装置Ａ１０における導電層２０および複数の端子２４の配置形態は、これに限定されない。
図１、図２および図３に示すように、半導体素子３１は、底面１４１に形成された底面導電部２３に接合層３２を介して搭載されている。本実施形態においては、半導体素子３１は、たとえばＭＯＳＦＥＴなどを作動させるためのゲートドライバなどの回路が形成された集積回路である。また、接合層３２は、半導体素子３１を底面導電部２３に固着によって搭載し、かつ半導体素子３１と底面導電部２３との導通を確保するものである。接合層３２は、図５に示す半導体素子３１の下面に配置された素子端子（図示略）を覆って形成されたはんだバンプからなり、半導体素子３１はＦＣＢ（Flip Chip Bonding）により底面導電部２３に搭載されている。
封止樹脂４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図２、図３および図４に示すように、封止樹脂４は凹部１４内に充填され、かつ平面視において柱状部２４１が形成された部位を除いた主面１１を覆っている。半導体素子３１は、封止樹脂４に覆われている。本実施形態においては、封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。樹脂主面４１および樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。
図２、図３および図４に示すように、樹脂主面４１は主面１１と同方向を向く面である。樹脂主面４１は平たんである。樹脂主面４１は、複数の柱状部２４１の図２および図４に示すそれぞれの上端と面一である。また、樹脂側面４３は、樹脂主面４１と低誘電率絶縁層１６との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。複数の樹脂側面４３は、いずれも平たんである。本実施形態においては、複数の樹脂側面４３はそれぞれ、基板１の側面１３と面一である。
次に、図６〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図９および図１１〜図２６は、半導体装置Ａ１０の製造方法にかかる工程を示す断面図である。該断面は、図２に示す断面と同一である。図１０は、図９に示す工程を経たときの後述する基板８１の状態を示す斜視図である。図２７は、半導体装置Ａ１０の製造方法にかかる工程を示す平面図である。
最初に、図６に示すように基板８１を用意する。基板８１は、半導体装置Ａ１０の基板１の集合体である。基板８１は、単結晶材料である半導体材料からなり、本実施形態においてはＳｉの単結晶である。基板８１は、主面８１１、裏面８１２およびマスク層８８１を有する。主面８１１は、図６の上方を向く面である。裏面８１２は、図６の下方を向く面である。主面８１１および裏面８１２は、基板８１の厚さ方向Ｚにおいて互いに反対側を向いている。主面８１１および裏面８１２は、ともに平たんである。本実施形態においては、主面８１１は（１００）面である。マスク層８８１は、主面８１１に形成された、たとえばＳｉ3Ｎ4からなる層である。マスク層８８１は、プラズマＣＶＤ法により形成される。
次いで、図７に示すように、マスク層８８１に対してフォトリソグラフィによりパターニングを行った後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、マスク層８８１を部分的に除去する。このとき、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとする。これにより、マスク層８８１には、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の開口部が形成される。前記複数の開口部は、いずれも平面視矩形状である（図示略）。なお、図７は、ある一つの前記開口部の断面を示している。
次いで、図８に示すように、主面８１１から窪むように、基板８１に凹部８１４を形成する。凹部８１４が、半導体装置Ａ１０の凹部１４に相当する。凹部８１４は、平面視矩形状の底面８１４ａと、主面８１１および底面８１４ａにつながる連絡面８１４ｂとを有する。本実施形態においては、連絡面８１４ｂは、底面８１４ａの四辺に沿って形成された４つの複数面で、複数の連絡面８１４ｂのそれぞれの下端は、底面８１４ａにつながっている。また、複数の連絡面８１４ｂのそれぞれの上端は、主面８１１につながっている。凹部８１４は、アルカリ溶液を用いた異方性エッチングにより形成される。前記アルカリ溶液は、たとえばＫＯＨ（水酸化カリウム）溶液、またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。本実施形態においては、主面８１１を（１００）面としているため、複数の連絡面８１４ｂはいずれも（１１１）面からなる。該工程により、マスク層８８１に形成された前記複数の開口部のそれぞれにおいて、凹部８１４が形成される。
次いで、図９に示すように、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより、主面８１１に形成されたマスク層８８１を全て除去する。図１０は、マスク層８８１を全て除去したときの基板８１の状態を斜視図として示したものである。図１０に示すように、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の凹部８１４が、基板８１の主面８１１が窪むように形成される。参考に、基板８１における半導体装置Ａ１０の基板１に相当する範囲を、図１０に想像線（二点鎖線）で示す。
次いで、図１１に示すように、基板８１に絶縁層８１５を形成する。絶縁層８１５が、半導体装置Ａ１０の絶縁層１５に相当する。本実施形態においては、絶縁層８１５はＳｉＯ2からなり、その厚さは１〜２μｍである。絶縁層８１５は、主面８１１に加え、凹部８１４を構成する底面８１４ａおよび連絡面８１４ｂを熱酸化法により酸化させることで形成される。
次いで、図１２に示すように、基板８１に形成された絶縁層８１５の全体を覆うように、低誘電率絶縁層８１６を形成する。低誘電率絶縁層８１６が、半導体装置Ａ１０の低誘電率絶縁層１６に相当する。低誘電率絶縁層８１６の比誘電率は２．０〜３．５であり、その厚さは３〜２０μｍである。低誘電率絶縁層８１６が無機化合物のＳｉＯＣからなる場合、低誘電率絶縁層８１６はＣＶＤ法により形成される。また、低誘電率絶縁層８１６が有機化合物のポリイミド樹脂からなる場合、低誘電率絶縁層８１６は塗布により形成される。
次いで、凹部８１４を含む基板８１に導電層８２を形成する。導電層８２を形成する工程では、バリア層８２１およびシード層８２２を形成する工程と、めっき層８２３を形成する工程とを含む。
まず、図１３に示すように、基板８１にバリア層８２１およびシード層８２２をそれぞれ形成する。バリア層８２１およびシード層８２２の形成範囲は、絶縁層８１５、または低誘電率絶縁層８１６の形成範囲と同一である。先に、低誘電率絶縁層８１６に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリング法により形成される。本実施形態においては、バリア層８２１はＴｉからなり、その厚さは１０〜３０ｎｍである。また、本実施形態においては、シード層８２２はＣｕからなり、その厚さは２００〜３００ｎｍである。
次いで、基板８１にフォトリソグラフィによって導電層８２を形成するためのパターニングを行う。図１４に示すように、基板８１に第１レジスト層８８２を形成する。第１レジスト層８８２の形成範囲は、絶縁層８１５、または低誘電率絶縁層８１６の形成範囲と同一である。第１レジスト層８８２は、レジストをたとえばスプレー塗布することにより形成される。本実施形態においては、前記レジストはポジ型レジストである。
次いで、図１５に示すように、基板８１に形成された第１レジスト層８８２に対して、露光・現像を行う。第１レジスト層８８２はポジ型レジストからなるため、露光された第１レジスト層８８２の部分が現像に用いられる現像液によって除去される。該工程により、複数の凹部８１４を含む基板８１へのパターニングが完了する。
次いで、図１６に示すように、基板８１にめっき層８２３を形成する。めっき層８２３は、第１レジスト層８８２が現像により除去された部分、すなわちシード層８２２が露出した部分に形成される。めっき層８２３は、電解めっきにより形成される。本実施形態においては、めっき層８２３はＣｕからなり、その厚さは３〜１０μｍである。該工程により、導電層８２の形成が完了する。
次いで、図１７に示すように、基板８１に形成された第１レジスト層８８２を全て除去する。
次いで、図１８に示すように、基板８１に第２レジスト層８８３を形成する。本実施形態においては、第２レジスト層８８３の形成範囲、材質および形成方法は、第１レジスト層８８２と同一である。ただし、第２レジスト層８８３の厚さは、後述する柱状導電体８２４の形成高さに整合するよう、第１レジスト層８８２よりも厚く設定する必要がある。
次いで、図１９に示すように、基板８１に形成された第２レジスト層８８３に対して、フォトリソグラフィによりパターニングを行う。このとき、第２レジスト層８８３に貫通孔８８３ａが複数形成される。貫通孔８８３ａの形状は円柱である。貫通孔８８３ａからめっき層８２３が露出する。
次いで、図２０に示すように、基板８１に形成された導電層８２に複数の柱状導電体８２４を形成する。柱状導電体８２４が、半導体装置Ａ１０の端子２４の柱状部２４１に相当する。複数の柱状導電体８２４の形成にあたっては、基板８１に形成されたシード層８２２および貫通孔８８３ａから露出するめっき層８２３を活用した電解めっきにより、たとえばＣｕを貫通孔８８３ａ内に埋設させることで形成を行う。このとき、複数の柱状導電体８２４の上端はそれぞれ、第２レジスト層８８３の上面と面一となる。
次いで、図２１に示すように、基板８１に形成された第２レジスト層８８３を全て除去する。
次いで、図２２に示すように、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を全て除去する。バリア層８２１およびシード層８２２は、たとえばウェットエッチングにより除去される。バリア層８２１およびシード層８２２が除去された部分から低誘電率絶縁層８１６が露出する。このとき、めっき層８２３および複数の柱状導電体８２４についても、バリア層８２１およびシード層８２２の層厚に相当する厚さの分だけ該ウェットエッチングにより除去される。該工程を経た導電層８２が、半導体装置Ａ１０の導電層２０に相当する。
次いで、図２３に示すように、各々の凹部１４の底面８１４ａに形成された導電層８２に半導体素子８３１を搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。半導体素子８３１の搭載にあたっては、図２３に示す半導体素子８３１の下面に配置された素子端子（図示略）を覆って形成された複数のはんだバンプ（図示略）に、フラックス（図示略）を塗布する。そして、リフローを併用したＦＣＢにより、半導体素子８３１が導電層８２に固着されることで搭載を行う。このとき、前記複数のはんだバンプは、溶融・固化を経て導電性を有する接合層８３２となる。接合層８３２が、半導体装置Ａ１０の接合層３２に相当する。
次いで、図２４に示すように、基板８１に封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ１０の封止樹脂４に相当する。封止樹脂８４は、基板８１に形成された複数の凹部８１４を充填し、かつ複数の柱状導電体８２４および半導体素子８３１を完全に覆うように形成する。封止樹脂８４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。
次いで、図２５に示すように、封止樹脂８４の上部を研削し、複数の柱状導電体８２４の上端を封止樹脂８４から露出させる。このとき、封止樹脂８４の上面が樹脂主面８４１となり、複数の柱状導電体８２４の上端はそれぞれ、樹脂主面８４１と面一となる。
次いで、図２６に示すように、複数の柱状導電体８２４のそれぞれの上端に、パッド層８２５を複数形成する。パッド層８２５が、半導体装置Ａ１０の端子２４のパッド部２４２に相当する。本実施形態においては、パッド層８２５は、たとえば無電解めっきによりＮｉめっき層、Ｐｄめっき層およびＡｕめっき層の順に各めっき層を積層することで形成される。
次いで、図２７に示すように、基板８１を第１方向Ｘおよび第２方向Ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８３１ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
本実施形態によれば、図２〜図５に示すように、基板１において絶縁層１５と導電層２０との間に低誘電率絶縁層１６が形成されている。また、低誘電率絶縁層１６の比誘電率は、絶縁層１５の比誘電率よりも低く設定されている。このような構成をとることで、平面視における単位面積当たりの絶縁層１５の寄生容量が減少する。前記寄生容量の減少により、ＤＣ−ＤＣコンバータのモジュールのうち、特に高周波回路を構成する半導体装置Ａ１０に起因した、ＭＯＳＦＥＴなどへのスイッチング損失が低減する。したがって、電圧負荷変動に対して高速に応答しつつ、電圧変換効率の低下を抑止することが可能となる。
半導体装置Ａ１０の微細化を追求すると、平面視において基板１に対する導電層２０の面積の割合が高くなり、絶縁層１５の寄生容量が増加する傾向となる。このような場合において本実施形態による構成をとることで、前記寄生容量の増加を効率的に抑止することができ、半導体装置Ａ１０の微細化と電圧変換効率の低下抑止の双方の効果が得られる。
また、本実施形態によれば、図２、図３および図４に示すように、柱状部２４１を有した端子２４を形成することで、基板１の主面１１に対して封止樹脂４が突出した形態となっている。ここで、凹部１４は、半導体装置Ａ１０の製造などの都合上、その深さなどが制限されやすく、条件によっては凹部１４内に搭載される半導体素子３１が主面１１から突出することがある。このような場合であっても、半導体素子３１の設計変更を行わなくとも半導体素子３１を封止樹脂４によって完全に覆い、半導体装置Ａ１０のパッケージを適切に行うことができる。
〔第２実施形態〕
図２８〜図３０に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。なお、これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
図２８は、半導体装置Ａ１０を示す要部平面図である。図２９は、図２８のＸＸＩＸ−ＸＸＩＸ線（一点鎖線）に沿う断面図である。図３０は、図２８のＸＸＸ−ＸＸＸ線に沿う断面図である。図２８は、理解の便宜上、絶縁層１５、低誘電率絶縁層１６、封止樹脂４、後述するインダクタ５１およびインダクタ接合層５２を省略し、インダクタ５１およびインダクタ接合層５２を想像線（二点鎖線）で示している。本実施形態においては、半導体装置Ａ２０は平面視矩形状である。
本実施形態の半導体装置Ａ２０は、凹部１４の形状と、導電層２０、半導体素子３１および接合層３２の配置形態とが異なる点と、さらにインダクタ５１およびインダクタ接合層５２を備えている点について、先述した半導体装置Ａ１０と異なる。
図２８〜図３０に示すように、連絡面１４２は、主面１１につながる第１連絡面１４２ａと、底面１４１につながる第２連絡面１４２ｂと、第１連絡面１４２ａおよび第２連絡面１４２ｂにつながる中間面１４２ｃとを有する。本実施形態においては、第１連絡面１４２ａおよび第２連絡面１４２ｂは、それぞれ底面１４１の四辺に沿って形成された複数面からなり、複数の第１連絡面１４２ａおよび複数の第２連絡面１４２ｂは、底面１４１に対していずれも傾斜している。また、複数の第１連絡面１４２ａおよび複数の第２連絡面１４２ｂの底面１４１に対する傾斜角はいずれも同一であり、その角度は５４．７４°である。なお、本実施形態においては、凹部１４は、半導体装置Ａ１０と同様に異方性エッチングにより形成される。中間面１４２ｃは、基板１の厚さ方向Ｚに対して直交し、かつ中間面１４２ｃの平面視形状は枠状である。
図２８に示すように、本実施形態においては、接合層３２を介して導電層２０に導通している半導体素子３１の素子端子（図示略）の数は６つである。このうち、４つの前記素子端子は、導電層２０を介して複数の端子２４に導通している。また、２つの素子端子は、導電層２０およびインダクタ接合層５２を介してインダクタ５１に導通している。底面１４１および第２方向Ｙに離間した一対の連絡面１４２において、半導体素子３１およびインダクタ５１の相互に導通する導電層２０が形成されている。図２８および図３０に示すように、中間面１４２ｃに形成された連絡面導電部２２に、インダクタ５１がインダクタ接合層５２を介して搭載されている。なお、図２８に示す導電層２０および複数の端子２４の配置形態は一例であり、実際の半導体装置Ａ２０における導電層２０および複数の端子２４の配置形態は、これに限定されない。
インダクタ５１は、図２８および図３０に示すように、中間面１４２ｃに搭載されている。本実施形態においては、インダクタ５１はチップ化されたチョークコイルである。インダクタ５１は半導体素子３１と同様に、封止樹脂４により完全に覆われている。また、インダクタ接合層５２は接合層３２と同様に、インダクタ５１を主面導電部２１に固着によって搭載し、かつインダクタ５１と中間面１４２ｃに形成された連絡面導電部２２との導通を確保するものである。インダクタ接合層５２は、図３０に示すインダクタ５１の下面に配置されたインダクタ端子（図示略）を覆って形成されたはんだバンプからなり、インダクタ５１は半導体素子３１と同様に、ＦＣＢにより中間面１４２ｃに形成された連絡面導電部２２に搭載されている。
本実施形態においても、電圧負荷変動に対して高速に応答しつつ、半導体装置Ａ２０の電圧変換効率の低下を抑止することが可能となる。また、半導体装置Ａ２０はインダクタ５１を備えているため、ＤＣ−ＤＣコンバータのモジュールのコンパクト化に寄与する。このとき、平面視において基板１に対する導電層２０の面積の割合が半導体装置Ａ１０よりも高くなるため、絶縁層１５の寄生容量の増加に伴う半導体装置Ａ２０の電圧変換効率の低下が懸念される。ゆえに、本実施形態の構成とすることで、絶縁層１５の寄生容量の増加が回避され、半導体装置Ａ２０の電圧変換効効率の低下の懸念が払拭される。
本発明にかかる半導体装置は、先述した実施の形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１：基板
１１：主面
１２：裏面
１３：側面
１４：凹部
１４１：底面
１４２：連絡面
１４２ａ：第１連絡面
１４２ｂ：第２連絡面
１４２ｃ：中間面
１５：絶縁層
１６：低誘電率絶縁層
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２１：主面導電部
２２：連絡面導電部
２３：底面導電部
２４：端子
２４１：柱状部
２４２：パッド部
３１：半導体素子
３２：接合層
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
５１：インダクタ
５２：インダクタ接合層
８１：基板
８１１：主面
８１２：裏面
８１４：凹部
８１４ａ：底面
８１４ｂ：連絡面
８１５：絶縁層
８１６：低誘電率絶縁層
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８２４：柱状導電体
８２５：パッド層
８３１：半導体素子
８３２：接合層
８４：封止樹脂
８４１：樹脂主面
８８１：マスク層
８８２：第１レジスト層
８８３：第２レジスト層
８８３ａ：貫通孔
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線

Claims (35)

  1. 半導体素子と、
    主面を有し、かつ半導体材料からなる基板と、
    前記半導体素子に導通し、かつ前記基板に形成された導電層と、
    前記半導体素子を覆う封止樹脂と、を備え、
    前記基板には、前記主面から窪む凹部が形成され、
    前記凹部は、前記半導体素子を搭載する底面と、前記主面および前記底面につながり、かつ前記底面に対して傾斜している連絡面と、を有し、
    前記基板と前記導電層との間に低誘電率絶縁層が形成されていることを特徴とする、半導体装置。
  2. 前記低誘電率絶縁層の比誘電率は、２．０〜３．５である、請求項１に記載の半導体装置。
  3. 前記低誘電率絶縁層の厚さは、３〜２０μｍである、請求項１または２に記載の半導体装置。
  4. 前記低誘電率絶縁層は、無機化合物からなる、請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記低誘電率絶縁層は、ＳｉＯＣからなる、請求項４に記載の半導体装置。
  6. 前記低誘電率絶縁層は、ＣＶＤ法により形成される、請求項４または５に記載の半導体装置。
  7. 前記低誘電率絶縁層は、有機化合物からなる、請求項１ないし３のいずれかに記載の半導体装置。
  8. 前記低伝導率絶縁層は、ポリイミド樹脂からなる、請求項７に記載の半導体装置。
  9. 前記低誘電率絶縁層は、塗布により形成される、請求項７または８に記載の半導体装置。
  10. 前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している、請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記めっき層の厚さは、前記シード層の厚さよりも厚い、請求項１０に記載の半導体装置。
  12. 前記シード層および前記めっき層は、ともにＣｕからなる、請求項１１に記載の半導体装置。
  13. 前記シード層は、スパッタリング法により形成される、請求項１０ないし１２のいずれかに記載の半導体装置。
  14. 前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている、請求項１ないし１３のいずれかに記載の半導体装置。
  15. 前記主面導電部に導通し、かつ前記封止樹脂から露出している柱状部を有する複数の端子をさらに備える、請求項１４に記載の半導体装置。
  16. 前記柱状部は、Ｃｕからなる、請求項１５に記載の半導体装置。
  17. 前記柱状部は、電解めっきにより形成される、請求項１５または１６に記載の半導体装置。
  18. 前記複数の端子は、前記封止樹脂から露出している前記柱状部の部位に形成されたパッド部をさらに有する、請求項１５ないし１７のいずれかに記載の半導体装置。
  19. 前記底面は、前記基板の厚さ方向に対して直交し、かつ前記底面の平面視形状は矩形状である、請求項１ないし１８のいずれかに記載の半導体装置。
  20. 前記連絡面は、前記底面の四辺に沿って形成された複数面からなり、複数の前記連絡面の前記底面に対する傾斜角はいずれも同一である、請求項１９に記載の半導体装置。
  21. 前記連絡面は、前記主面につながる第１連絡面と、前記底面につながる第２連絡面と、前記第１連絡面および前記第２連絡面につながる中間面と、を有する、請求項１９に記載の半導体装置。
  22. 前記第１連絡面および前記第２連絡面は、それぞれ前記底面の四辺に沿って形成された複数面からなり、複数の前記第１連絡面および複数の前記第２連絡面の前記底面に対する傾斜角はいずれも同一である、請求項２１に記載の半導体装置。
  23. 前記中間面は、前記基板の厚さ方向に対して直交し、かつ前記中間面の平面視形状は枠状である、請求項２１または２２に記載の半導体装置。
  24. 前記中間面に搭載されたインダクタをさらに備える、請求項２１ないし２３に記載の半導体装置。
  25. 前記半導体材料は、単結晶材料である、請求項１ないし２４のいずれかに記載の半導体装置。
  26. 前記半導体材料は、Ｓｉである、請求項２５に記載の半導体装置。
  27. 前記主面は、（１００）面である、請求項２６に記載の半導体装置。
  28. 前記凹部は、異方性エッチングにより形成される、請求項２６または２７に記載の半導体装置。
  29. 前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は前記基板と前記低誘電率絶縁層との間に介在している、請求項１ないし２８のいずれかに記載の半導体装置。
  30. 前記絶縁層の厚さは、１〜２μｍである、請求項２９に記載の半導体装置。
  31. 前記絶縁層は、ＳｉＯ2からなる、請求項２９または３０に記載の半導体装置。
  32. 前記絶縁層は、熱酸化法により形成される、請求項３１に記載の半導体装置。
  33. 前記導電層は、バリア層をさらに有し、前記バリア層に前記低誘電率絶縁層が接している、請求項２９ないし３２のいずれかに記載の半導体装置。
  34. 前記バリア層は、Ｔｉからなる、請求項３３に記載の半導体装置。
  35. 前記バリア層は、スパッタリング法により形成される、請求項３３または３４に記載の半導体装置。
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