JP7434009B2 - 構造体及びその製造方法 - Google Patents
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Description
実施形態に係る構造体は、半導体材料を含んだ基板を備え、前記基板には、各々の深さ方向が前記基板の厚さ方向と等しい1以上の凹部が設けられ、前記1以上の凹部の側壁には、前記深さ方向に各々が伸びた複数の溝が設けられている。
図1及び図2に、一実施形態に係るコンデンサを示す。
図1及び図2に示すコンデンサ1は、図2に示すように、導電基板CSと、導電層20bと、誘電体層30とを含んでいる。
基板10は、導電基板CSと同様の形状を有している。基板10は、半導体材料を含んだ基板、例えば、半導体基板である。基板10は、シリコン基板などのシリコンを含んだ基板であることが好ましい。そのような基板は、半導体プロセスを利用した加工が可能である。
図3は、導電基板CSの斜視図である。図4は、凹部TRの側壁及びその近傍の部分を示す断面であって、凹部TRの深さ方向に対して垂直な断面である。
実施形態に係る構造体の第1製造方法は、
半導体材料を含んだ基板の一方の主面上に、1以上の開口部を有しているマスク層を形成する工程と、
前記主面のうち前記1以上の開口部に対応した領域に、貴金属を各々が含んだ複数の触媒粒子からなり、前記複数の触媒粒子間に隙間を有する触媒層を形成する工程と、
前記触媒層へエッチング剤を供給して、前記触媒層の触媒としての作用のもとで前記領域をエッチングすることにより、深さ方向に各々が伸びた複数の溝を各々の側壁に有し、前記深さ方向に伸びた針形状を各々が有する複数のエッチング残りを各々の底部に有する1以上の凹部を形成することと、
前記複数のエッチング残りをエッチングによって除去することと
を含む。
即ち、先ず、図5に示すように、基板10上に、貴金属を各々が含んだ触媒層80を形成する。触媒層80は、基板10の一方の主面(以下、第1面という)を部分的に覆うように形成する。
マスク層90は、凹部TRに対応した位置に開口部を有している。マスク層90は、第1面のうちマスク層90によって覆われた部分が、後述する貴金属と接触するのを防止する。
エッチング剤100における弗化水素の濃度は、1mol/L乃至20mol/Lの範囲内にあることが好ましく、5mol/L乃至10mol/Lの範囲内にあることがより好ましく、3mol/L乃至7mol/Lの範囲内にあることが更に好ましい。弗化水素濃度が低い場合、高いエッチングレートを達成することが難しい。弗化水素濃度が高い場合、過剰なサイドエッチングを生じる可能性がある。
エッチング剤100は、水などの他の成分を更に含んでいてもよい。
その後、マスク層90及び触媒層80を基板10から除去する。
実施形態に係る構造体の第2製造方法は、
半導体材料を含んだ基板の一方の主面上に、1以上の開口部を有しているマスク層を形成する工程と、
前記主面のうち前記1以上の開口部に対応した領域に、第1貴金属を各々が含んだ複数の第1触媒粒子からなり、前記複数の第1触媒粒子間に隙間を有する第1触媒層を形成する工程と、
前記第1触媒層上に、第2貴金属を各々が含んだ複数の第2触媒粒子からなり、前記複数の第2触媒粒子の少なくとも一部は前記隙間の上方に位置し、前記第1触媒層と比較してより小さな幅を有している第2触媒層を形成する工程と、
前記第1及び第2触媒層へエッチング剤を供給して、前記第1及び第2触媒層の触媒としての作用のもとで、前記領域をエッチングすることにより、深さ方向に各々が伸びた複数の溝を各々の側壁に有する1以上の凹部を形成することと
を含む。
このようにして、図11に示す凹部TRを第1面に形成する。
以下に、当初の特許請求の範囲に記載していた発明を付記する。
[1]
半導体材料を含んだ基板を備え、前記基板には、各々の深さ方向が前記基板の厚さ方向と等しい1以上の凹部が設けられ、前記1以上の凹部の側壁には、前記深さ方向に各々が伸びた複数の溝が設けられている構造体。
[2]
前記1以上の凹部は、幅方向に配列した複数のトレンチである項1に記載の構造体。
[3]
前記側壁を覆った導電層と、
前記基板と前記導電層との間に介在した誘電体層と
を更に備え、前記基板は、少なくとも表面が導電性を有している導電基板であり、前記誘電体層は、前記導電基板と前記導電層とを互いから電気的に絶縁させている項1又は2に記載の構造体。
[4]
前記誘電体層の厚さD3と前記複数の溝の平均幅Av D1 との比D3/Av D1 は0.01乃至1の範囲内にある項3に記載の構造体。
[5]
前記複数の溝の平均深さAv D2 と前記複数の溝の平均幅Av D1 との比Av D2 /Av D1 は0.01乃至100の範囲内にある項1乃至4の何れか1項に記載の構造体。
[6]
前記複数の溝の平均幅Av D1 は5乃至300nmの範囲内にある項1乃至5の何れか1項に記載の構造体。
[7]
前記複数の溝の平均深さAv D2 は2.5乃至150nmの範囲内にある項1乃至6の何れか1項に記載の構造体。
[8]
前記複数の溝の平均幅Av D1 と前記複数の溝の隣り合ったものの平均中心間距離Av D5 との比Av D1 /Av D5 は0.3乃至1の範囲内にある項1乃至7の何れか1項に記載の構造体。
[9]
半導体材料を含んだ基板の一方の主面上に、1以上の開口部を有しているマスク層を形成する工程と、
前記主面のうち前記1以上の開口部に対応した領域に、貴金属を各々が含んだ複数の触媒粒子からなり、前記複数の触媒粒子間に隙間を有する触媒層を形成する工程と、
前記触媒層へエッチング剤を供給して、前記触媒層の触媒としての作用のもとで前記領域をエッチングすることにより、深さ方向に各々が伸びた複数の溝を各々の側壁に有し、前記深さ方向に伸びた針形状を各々が有する複数のエッチング残りを各々の底部に有する1以上の凹部を形成することと、
前記複数のエッチング残りをエッチングによって除去することと
を含んだ構造体の製造方法。
[10]
半導体材料を含んだ基板の一方の主面上に、1以上の開口部を有しているマスク層を形成する工程と、
前記主面のうち前記1以上の開口部に対応した領域に、第1貴金属を各々が含んだ複数の第1触媒粒子からなり、前記複数の第1触媒粒子間に隙間を有する第1触媒層を形成する工程と、
前記第1触媒層上に、第2貴金属を各々が含んだ複数の第2触媒粒子からなり、前記複数の第2触媒粒子の少なくとも一部は前記隙間の上方に位置し、前記第1触媒層と比較してより小さな幅を有している第2触媒層を形成する工程と、
前記第1及び第2触媒層へエッチング剤を供給して、前記第1及び第2触媒層の触媒としての作用のもとで、前記領域をエッチングすることにより、深さ方向に各々が伸びた複数の溝を各々の側壁に有する1以上の凹部を形成することと
を含んだ構造体の製造方法。
[11]
前記1以上の凹部として、幅方向に配列した複数のトレンチを形成する項9又は10に記載の構造体の製造方法。
[12]
前記側壁上に誘電体層を形成する工程と、
前記誘電体層上に導電層を形成する工程と
を更に含み、前記基板は、少なくとも表面が導電性を有している導電基板であり、前記誘電体層によって前記導電層から電気的に絶縁された項9乃至11の何れか1項に記載の構造体の製造方法。
Claims (8)
- 半導体材料を含んだ基板であって、前記基板には、各々の深さ方向が前記基板の厚さ方向と等しい1以上の凹部が設けられ、前記1以上の凹部の側壁には、前記深さ方向に各々が伸びた複数の溝が設けられ、前記1以上の凹部は、幅方向に配列した複数のトレンチであり、前記1以上の凹部の各々において、前記複数の溝の長さ方向は前記深さ方向に平行である基板と、
前記側壁を覆った導電層と、
前記基板と前記導電層との間に介在した誘電体層と
を備え、前記基板は、少なくとも表面が導電性を有している導電基板であり、前記誘電体層は、前記導電基板と前記導電層とを互いから電気的に絶縁させている構造体。 - 前記誘電体層の厚さD3と前記複数の溝の平均幅AvD1との比D3/AvD1は0.01乃至1の範囲内にある請求項1に記載の構造体。
- 前記複数の溝の平均深さAvD2と前記複数の溝の平均幅AvD1との比AvD2/AvD1は0.01乃至100の範囲内にある請求項1又は2に記載の構造体。
- 前記複数の溝の平均幅AvD1は5乃至300nmの範囲内にある請求項1乃至3の何れか1項に記載の構造体。
- 前記複数の溝の平均深さAvD2は2.5乃至150nmの範囲内にある請求項1乃至4の何れか1項に記載の構造体。
- 前記複数の溝の平均幅AvD1と前記複数の溝の隣り合ったものの平均中心間距離AvD5との比AvD1/AvD5は0.3乃至1の範囲内にある請求項1乃至5の何れか1項に記載の構造体。
- 半導体材料を含んだ基板の一方の主面上に、1以上の開口部を有しているマスク層を形成する工程と、
前記主面のうち前記1以上の開口部に対応した領域に、第1貴金属を各々が含んだ複数の第1触媒粒子からなり、前記複数の第1触媒粒子間に隙間を有する第1触媒層を形成する工程と、
前記第1触媒層上に、第2貴金属を各々が含んだ複数の第2触媒粒子からなり、前記複数の第2触媒粒子の少なくとも一部は前記隙間の上方に位置し、前記第1触媒層と比較してより小さな幅を有している第2触媒層を形成する工程と、
前記第1及び第2触媒層へエッチング剤を供給して、前記第1及び第2触媒層の触媒としての作用のもとで、前記領域をエッチングすることにより、深さ方向に各々が伸びた複数の溝を各々の側壁に有する1以上の凹部を形成することと
を含み、前記1以上の凹部として、幅方向に配列した複数のトレンチを形成し、前記1以上の凹部の各々において、前記複数の溝の長さ方向を前記深さ方向に対して平行にする構造体の製造方法。 - 前記側壁上に誘電体層を形成する工程と、
前記誘電体層上に導電層を形成する工程と
を更に含み、前記基板は、少なくとも表面が導電性を有している導電基板であり、前記誘電体層によって前記導電層から電気的に絶縁された請求項7に記載の構造体の製造方法。
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