JPH0426153A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0426153A JPH0426153A JP2131533A JP13153390A JPH0426153A JP H0426153 A JPH0426153 A JP H0426153A JP 2131533 A JP2131533 A JP 2131533A JP 13153390 A JP13153390 A JP 13153390A JP H0426153 A JPH0426153 A JP H0426153A
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- Japan
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- groove
- wave
- capacitor
- photoresist
- substrate
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 13
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- 238000001020 plasma etching Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 3
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- 238000004519 manufacturing process Methods 0.000 description 3
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置に関する。特に、グイナミソクＲ
ＡＭ等の半導体メモリに関する。
ＡＭ等の半導体メモリに関する。
〈従来の技術〉
近来、半導体集積回路、特にグイナミソクＲＡＭ等の半
導体メモリは、高集積化に伴いキャパシタ領域の平面面
積の縮小化がはかられている。しかし、キャパシタ領域
の平面面積が縮小されて、キャパシタ容量が減少すると
、α線等の放射線によって引き起こされる記憶内容の消
失、いわゆるソフトエラーが誘起される。したがって、
その対策としてキャパシタ容量を３０〜５０ｆＦ６１１
保する必要があり、このため、キャパシタ領域の平面面
積が縮小されても、キャパシタ容量を確保できるキャパ
シタ構造が考案されでいる。
導体メモリは、高集積化に伴いキャパシタ領域の平面面
積の縮小化がはかられている。しかし、キャパシタ領域
の平面面積が縮小されて、キャパシタ容量が減少すると
、α線等の放射線によって引き起こされる記憶内容の消
失、いわゆるソフトエラーが誘起される。したがって、
その対策としてキャパシタ容量を３０〜５０ｆＦ６１１
保する必要があり、このため、キャパシタ領域の平面面
積が縮小されても、キャパシタ容量を確保できるキャパ
シタ構造が考案されでいる。
第３図は、従来におけるｌ・レンチ構造をもつトレンチ
キャパシタセルの断面図、第４図はスタック構造をもつ
スタックドキャパシタセルの断面図である。
キャパシタセルの断面図、第４図はスタック構造をもつ
スタックドキャパシタセルの断面図である。
第３図に示すように、Ｓｉ基板１０に溝２０が形成され
ている。この溝２０は、異方性プラズマエツチングによ
り形成される。また、溝２０表面に酸化膜２１（ＳｉＯ
ｚ）が形成され、その上にキャパシタ電極３０が形成さ
れている。このように、トレンチ構造によりキャパシタ
面積を実効的に広く確保できる。
ている。この溝２０は、異方性プラズマエツチングによ
り形成される。また、溝２０表面に酸化膜２１（ＳｉＯ
ｚ）が形成され、その上にキャパシタ電極３０が形成さ
れている。このように、トレンチ構造によりキャパシタ
面積を実効的に広く確保できる。
一方、第４図に示すように、Ｓｉ基板１０上にキャパシ
タ電極３０が絶縁膜４０を介して積み上げられて形成さ
れている。このようなスタソクトキャパシタの構造によ
りキャパシタ面積を実効的に広く確保できる。
タ電極３０が絶縁膜４０を介して積み上げられて形成さ
れている。このようなスタソクトキャパシタの構造によ
りキャパシタ面積を実効的に広く確保できる。
〈発明が解決しようとする課題〉
ところが、半導体集積回路の筒集積化が進むと従来技術
のトレンチキャパシタ構造では、より深い溝を形成する
ことにより容量を確保しなければならない。しかし、深
い溝の場合、その溝内部の残留物の洗浄に困難を生し、
キャパシタの信転性が低下する。また、現在の異方性プ
ラズマエツチングでは十分に深い溝たとえば約１０μｍ
以上の溝を良好な形状で形成することは困難である。
のトレンチキャパシタ構造では、より深い溝を形成する
ことにより容量を確保しなければならない。しかし、深
い溝の場合、その溝内部の残留物の洗浄に困難を生し、
キャパシタの信転性が低下する。また、現在の異方性プ
ラズマエツチングでは十分に深い溝たとえば約１０μｍ
以上の溝を良好な形状で形成することは困難である。
一方、スタソクトキャパシタ構造では、キャパシタ電極
を何層も積み上げることにより容量を確保する。しかし
、この工程によりウェハの凹凸が大きくなり、後工程に
おける配線等の加工が難しくなる。また、マスク数が増
加し、工程は複雑になる。
を何層も積み上げることにより容量を確保する。しかし
、この工程によりウェハの凹凸が大きくなり、後工程に
おける配線等の加工が難しくなる。また、マスク数が増
加し、工程は複雑になる。
本発明では、以上の問題点を鑑み、トレンチ構造の溝が
深く形成されることなく、キャパシタ電極の容量が増加
される構造を有する半導体装置を提供することを目的と
する。
深く形成されることなく、キャパシタ電極の容量が増加
される構造を有する半導体装置を提供することを目的と
する。
〈課題を解決するための手段〉
本発明の半導体装置は、半導体基板に溝が形成され、そ
の溝にキャパシタが形成されたトレンチ構造を有する半
導体装置において、上記溝の側面および底面が凹凸形状
を有することを特徴とじている。
の溝にキャパシタが形成されたトレンチ構造を有する半
導体装置において、上記溝の側面および底面が凹凸形状
を有することを特徴とじている。
〈作用〉
半導体基板に、その側面および底面が凹凸形状を有する
溝を設けることにより、溝の表面積すなわち、キャパシ
タの電極面積が増加する。
溝を設けることにより、溝の表面積すなわち、キャパシ
タの電極面積が増加する。
〈実施例〉
本発明の実施例を、以下、図面に基づいて説明する。
第１図は本発明の実施例の断面図である。
Ｓｉ基板１に溝２が形成されている。満２は、その側面
および底面が凹凸形状を有した構造となっている。
および底面が凹凸形状を有した構造となっている。
第２図は本発明の実施例の製造方法を経時的に示すもの
である。
である。
（ａ）図に示すように、Ｓｉ基板１に、異方性プラズマ
エツチングによりそのＳｔ基板１表面に垂直に満２を形
成し、Ｓｉ基板１表面および溝２にフォトレジスト３を
塗布する。
エツチングによりそのＳｔ基板１表面に垂直に満２を形
成し、Ｓｉ基板１表面および溝２にフォトレジスト３を
塗布する。
次に（ｂＪ図に示すように、溝２の側面に０．２ μｍ
程度の間隔の波状のフォトレジストマスク４を形成する
。そのフォトレジストマスク４は、ｇ線（４３６ｎｍ）
、ＮＡｏ、３５レンズを搭載したステッパを用い、露
光を行い、その進行波とウェハからの反射波との干渉に
より発生ずる定在波により波状に形成される。
程度の間隔の波状のフォトレジストマスク４を形成する
。そのフォトレジストマスク４は、ｇ線（４３６ｎｍ）
、ＮＡｏ、３５レンズを搭載したステッパを用い、露
光を行い、その進行波とウェハからの反射波との干渉に
より発生ずる定在波により波状に形成される。
次に、ＣＦ ４ ＋ ０２プラズマを用いて、；筒２の
側面のシリコンの等方性エツチングを行うことにより、
（Ｃ）図に示すように溝２の側面および底面に波状の凹
凸が形成される。またこの場合の工、チング方法はプラ
ズマエツチングに限らず、ウェットエツチングを用いて
もよい。
側面のシリコンの等方性エツチングを行うことにより、
（Ｃ）図に示すように溝２の側面および底面に波状の凹
凸が形成される。またこの場合の工、チング方法はプラ
ズマエツチングに限らず、ウェットエツチングを用いて
もよい。
最後に、フォトレジスト３およびフ第１・レジストマス
ク４を除去することにより、（ａ）図に示すような形状
の半導体装置が形成される。
ク４を除去することにより、（ａ）図に示すような形状
の半導体装置が形成される。
なお、フォト−ジスｌ−マスク４は、ｉ線（１３６５ｎ
ｍ） 、ＮＡｏ、３７レンズを搭載したステッパを用い
てもよい。
ｍ） 、ＮＡｏ、３７レンズを搭載したステッパを用い
てもよい。
〈発明の効果〉
以上述べたように、本発明によれば、半導体基板に、そ
の側面および底面が凹凸形状を有する溝を有するトレン
チ構造のキャパシタが形成されているので、キャパシタ
の電極面積がこれまでの１．５〜２倍に増加させること
ができる。その結果、高集積の半導体メモリの製造が容
易になる。
の側面および底面が凹凸形状を有する溝を有するトレン
チ構造のキャパシタが形成されているので、キャパシタ
の電極面積がこれまでの１．５〜２倍に増加させること
ができる。その結果、高集積の半導体メモリの製造が容
易になる。
第１図は本発明の実施例の模式断面図、第２図は本発明
の実施例を製造工程を経時的に示す図、第３図および第
４図は従来例で、それぞれトレンチ構造をもつトレンチ
キャパシタセルの断面図、およびスタック構造をもつス
タ・ンクトキ→・ツマシタセルの断面図である。 １・・・Ｓｉ基板 ２・・・溝 ３・・・フォトレジスト ４・・・フォトレジストマスク 第２図 第３図 第４図
の実施例を製造工程を経時的に示す図、第３図および第
４図は従来例で、それぞれトレンチ構造をもつトレンチ
キャパシタセルの断面図、およびスタック構造をもつス
タ・ンクトキ→・ツマシタセルの断面図である。 １・・・Ｓｉ基板 ２・・・溝 ３・・・フォトレジスト ４・・・フォトレジストマスク 第２図 第３図 第４図
Claims (1)
- 半導体基板に溝が形成され、その溝にキャパシタが形成
されたトレンチ構造を有する半導体装置において、上記
溝の側面および底面が凹凸形状を有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131533A JPH0426153A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131533A JPH0426153A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426153A true JPH0426153A (ja) | 1992-01-29 |
Family
ID=15060297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131533A Pending JPH0426153A (ja) | 1990-05-21 | 1990-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394012A (en) * | 1992-10-22 | 1995-02-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method of the same |
| US11411074B2 (en) | 2020-03-23 | 2022-08-09 | Kabushiki Kaisha Toshiba | Structure and method of producing the same |
-
1990
- 1990-05-21 JP JP2131533A patent/JPH0426153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394012A (en) * | 1992-10-22 | 1995-02-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method of the same |
| US11411074B2 (en) | 2020-03-23 | 2022-08-09 | Kabushiki Kaisha Toshiba | Structure and method of producing the same |
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