JP2009188020A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】チップサイズを縮小することにより、ＬＣＤドライバの製造コストを低減させることのできる技術を提供する。
【解決手段】第１金属膜からなるバンプ６が形成されない領域のパッシベーション膜９上に、第２金属膜からなる容量素子７Ｃ、抵抗素子７Ｒまたはインダクタンス素子７Ｌ等の受動素子を形成する。第１金属膜は金膜、第２金属膜は金膜、ニッケル膜または銅膜であり、あるいは第１金属膜は下層をニッケル膜または銅膜とし上層を金膜とする積層膜、第２金属膜はニッケル膜または銅膜である。さらに、第１金属膜の厚さは第２金属膜の厚さと同じか、あるいは第２金属膜の厚さよりも厚く形成する。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）等の表示パネルを駆動するための半導体装置（以下、ＬＣＤドライバと言う）およびその製造に適用して有効な技術に関するものである。
ＬＣＤドライバを搭載する携帯電話やＰＤＡ（Personal Digital Assistant：携帯情報端末）等の急速な市場への普及、あるいは低消費電力化や高性能化の要求に対応するため、ＬＣＤドライバにはプロセスシュリンクによるチップサイズの縮小やマスク数の削減等による低コスト化が求められている。
例えば特開２００５−２１０１２１号公報（特許文献１）には、最上層配線上にめっき法により銅インダクタを形成し、その銅インダクタをパッシベーション膜で覆った後、半田バンプまたはボンディングパッドを形成する技術が開示されている。
また、特開２００３−３４７４１０号公報（特許文献２）には、複数のパッド電極を覆う第１の絶縁性樹脂膜上にインダクタ素子およびボールバンプが電気的に接続される複数のランド部が形成され、さらにインダクタ素子および複数のランド部を覆うと共にボールバンプを設けるための複数の開口部を有する第２の絶縁性樹脂膜が形成された半導体装置が記載されている。
特開２００５−２１０１２１号公報 特開２００３−３４７４１０号公報
一般に、チップサイズの縮小は、シュリンク則に従ったトランジスタ素子、容量素子、抵抗素子およびインダクタンス素子等の各種素子のサイズを縮小することにより実現している。しかし、これら各種素子のサイズを縮小してもチップ上に存在する素子数および素子構成は大きく変わらないことから、チップサイズの縮小は加工技術の複雑化を招くこととなり、必ずしも期待した通りの低コスト化を図ることができない。
本発明の目的は、チップサイズを縮小することにより、半導体装置の製造コストを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
本実施例は、半導体基板の主面上に形成された最上層配線と同一層の金属膜からなるパッド電極と、パッド電極に達する第１コンタクトホールを有してパッド電極上に設けられたパッシベーション膜と、第１コンタクトホールを通じてパッド電極と電気的に接続する第１金属膜からなるバンプとを備える半導体装置であり、バンプが形成されていない領域のパッシベーション膜上に、第２金属膜からなる容量素子、抵抗素子またはインダクタンス素子等の受動素子が形成されている。さらに、第１金属膜は金膜、第２金属膜は金膜、ニッケル膜または銅膜、あるいは第１金属膜は下層をニッケル膜または銅膜とし上層を金膜とする積層膜、第２金属膜はニッケル膜または銅膜である。さらに、第１金属膜の厚さは第２金属膜の厚さと同じか、あるいは第２金属膜の厚さよりも厚く形成されている。
本実施例は、半導体基板の主面上に受動素子を形成する半導体装置の製造方法である。半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成した後、パッシベーション膜に最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する。続いて第１および第２コンタクトホールの内部を含むパッシベーション膜上にＵＢＭを形成した後、レジストパターンをマスクとした電解めっき法を用いて、第１コンタクトホールを埋め込んでパッド電極と電気的に接続するバンプと、バンプが形成されない領域のパッシベーション膜上に、その端子が第２コンタクトホールを埋め込んで端子電極と電気的に接続する受動素子とを同一層の金属膜により形成する。その後、レジストパターンを除去し、露出しているＵＢＭを除去する。
本実施例は、半導体基板の主面上に受動素子を形成する半導体装置の製造方法である。半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成した後、パッシベーション膜に最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する。続いて第１および第２コンタクトホールの内部を含むパッシベーション膜上にＵＢＭを形成した後、第１レジストパターンをマスクとした電解めっき法を用いて、バンプが形成されない領域のパッシベーション膜上に、その端子が第２コンタクトホールを埋め込んで端子電極と電気的に接続する受動素子を第２金属膜により形成する。続いて第１レジストパターンを除去した後、第２レジストパターンをマスクとした電解めっき法を用いて、第１コンタクトホールを埋め込んでパッド電極と電気的に接続するバンプを第１金属膜により形成する。その後、第２レジストパターンを除去し、露出しているＵＢＭを除去する。
本実施例は、半導体基板の主面上に受動素子を形成する半導体装置の製造方法である。半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成した後、パッシベーション膜に最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する。続いて第１および第２コンタクトホールの内部を含むパッシベーション膜上にＵＢＭを形成した後、第１レジストパターンをマスクとした電解めっき法を用いて、第１コンタクトホールを埋め込んでパッド電極と電気的に接続するバンプ下層部と、バンプが形成されない領域のパッシベーション膜上に、その端子が第２コンタクトホールを埋め込んで端子電極と電気的に接続する受動素子とを同一層の第１金属膜により形成する。続いて第１レジストパターンを除去した後、第２レジストパターンをマスクとした電解めっき法を用いて、バンプ下層部上にバンプ上層部を第２金属膜により形成する。その後、第２レジストパターンを除去した後、露出しているＵＢＭを除去する。
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
製造工程数を著しく増加させることなく、容易にチップサイズを縮小することが可能となるので、半導体装置の製造コストを低減することができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１による半導体装置に搭載される容量素子、抵抗素子およびインダクタンス素子を図１〜図３を用いて説明する。図１（ａ）および（ｂ）はそれぞれＬＣＤドライバのチップ形状を示す要部平面図およびＬＣＤドライバのチップの最表面のパターンを示す要部断面図、図２は最上層配線を重ねて記載した抵抗素子が形成された箇所の拡大平面図、図３（ａ）および（ｂ）はそれぞれ図２のＡ−Ａ′線における要部断面図および図２のＢ−Ｂ′線における要部断面図である。
図１に示すように、ＬＣＤドライバ１のチップサイズは、例えば２０〜３０ｍｍ（長辺）×１〜２ｍｍ（短辺）であり、一方向に長い形状を有している。ＬＣＤドライバ１は、例えばロジック回路部、メモリ部、入力回路部および出力回路部から構成されている。ＬＣＤドライバ１の表面には、入力回路部および出力回路部が配置された長手方向の側縁部に沿って、ＬＣＤドライバ１が搭載される液晶パネルとの接点となる複数の箇所にそれぞれバンプ（Bump）６が露出して形成されており、これら複数のバンプ６は、所定の間隔を置いて一列に配置されている。バンプ６の形状は、例えば１辺が１５〜６０μｍの矩形とすることができる。
これら複数のバンプ６のチップ占有率は約１５％であり、前述したように、チップの長手方向の側縁部に沿って配置されている。そのため、チップ内においてバンプ６の存在しない領域が広く存在しており、この領域に容量素子７Ｃ、抵抗素子７Ｒおよびインダクタンス素子７Ｌ等の受動素子（以下、単に各種受動素子７Ｃ，７Ｒ，７Ｌと記す）が露出して形成されている。これら各種受動素子７Ｃ，７Ｒ，７Ｌはバンプ６を構成する材料と同一材料により構成され、また、バンプ６を形成する製造工程においてバンプ６と同時に形成される。バンプ６および各種受動素子７Ｃ，７Ｒ，７Ｌは、例えば金（Ａｕ）から構成され、例えばめっき法により形成される。
図２および図３に示すように、ＬＣＤドライバ１が形成されたチップの主面上には最上層配線８を覆うパッシベーション膜９が形成されている。最上層配線８の厚さは、例えば１μｍ、最上層配線８上のパッシベーション膜９の厚さは、例えば１〜２μｍである。このパッシベーション膜９には、図示は省略するが、バンプ６が接続されるパッド電極（最上層配線８と同一層）を露出する複数の第１コンタクトホールが形成されており、バンプ６はＵＢＭ（Under Bump Metal）を介してバッド電極に接続されている。同様に、このパッシベーション膜９には、各種受動素子７Ｃ，７Ｒ，７Ｌの端子が接続される端子電極（最上層配線８と同一層）１０ｂを露出する複数の第２コンタクトホール１１ｂが形成されており、各種受動素子７Ｃ，７Ｒ，７Ｌの端子はＵＢＭ１２を介して端子電極１０ｂに接続されている。ＵＢＭ１２は、例えばパッド電極側または端子電極１０ｂ側から順次堆積されたチタン（Ｔｉ）膜およびパラジウム（Ｐｄ）膜の積層膜からなる。パッシベーション膜９上のバンプ６および各種受動素子７Ｃ，７Ｒ，７Ｌの厚さは、例えば１２〜１５μｍである。
次に、本実施の形態１によるＬＣＤドライバ１に搭載されるデバイス素子および各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法を図４〜図６を用いて工程順に説明する。図４は半導体基板上に形成されたデバイス素子を示す要部断面図、図５〜図７はバンプ形成部および受動素子形成部を示す要部断面図である。
まず、図４に示すように、シリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）５１の主面に所望する半導体素子を形成する。半導体素子としては、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示する。なお、ＣＭＯＳデバイスを構成するｐチャネル型電界効果トランジスタをｐＭＩＳと略し、ｎチャネル型電界効果トランジスタをｎＭＩＳと略す。
半導体基板５１の素子分離領域に絶縁膜からなる分離部５２を形成した後、半導体基板５１にｐ型の導電性を示す不純物をイオン注入してｐウェル５３を形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェル５４を形成する。続いてｎＭＩＳおよびｐＭＩＳを構成するゲート絶縁膜５５およびゲート電極５６ｎ，５６ｐを形成し、さらにゲート電極５６ｎ，５６ｐの側壁にサイドウォール５７を形成する。続いてゲート電極５６ｎの両側のｐウェル５３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域５８をゲート電極５６ｎおよびサイドウォール５７に対して自己整合的に形成する。同様に、ゲート電極５６ｐの両側のｎウェル５４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域５９をゲート電極５６ｐおよびサイドウォール５７に対して自己整合的に形成する。
次に、半導体基板５１上に絶縁膜６０を形成した後、レジストパターンをマスクとしてエッチングにより絶縁膜６０を加工して接続孔６１を形成する。この接続孔６１はｎ型半導体領域５８またはｐ型半導体領域５９上などの必要部分に形成する。続いて接続孔６１の内部に、例えばタングステン（Ｗ）を主導体とするプラグ６２を形成する。
次に、第１層目の配線Ｍ１を形成する。配線Ｍ１は、例えば銅（Ｃｕ）を主導電材料とし、シングルダマシン法により形成される。すなわち、半導体基板５１の主面上にストッパ絶縁膜６３および配線形成用の絶縁膜６４を順次形成する。ストッパ絶縁膜６３は絶縁膜６４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜６４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜６３は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される窒化シリコン膜とし、絶縁膜６４は酸化シリコン膜とすることができる。
次に、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜６３および絶縁膜６４の所定の領域に配線溝６５を形成した後、配線溝６５の内部を含む半導体基板５１の主面上にバリアメタル膜６６を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜６６上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝６５の内部を埋め込む。続いて配線溝６５以外の領域の銅めっき膜、シード層およびバリアメタル膜６６をＣＭＰ（Chemical Mechanical Polishing）法により除去して、銅膜を主導電材料とする第１層目の配線Ｍ１を形成する。
次に、第２層目の配線Ｍ２を形成する。配線Ｍ２は、例えば銅を主導電材料とし、デュエルダマシン法により形成される。すなわち、半導体基板５１の主面上にストッパ絶縁膜６７および配線用と接続電極形成用の絶縁膜６８を順次形成する。ストッパ絶縁膜６７は絶縁膜６８への孔加工の際にエッチングストッパとなる膜であり、絶縁膜６８に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜６７は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜６８は酸化シリコン膜とすることができる。
次に、レジスト孔パターンをマスクとしたドライエッチングによって絶縁膜６８の所定の領域に接続電極形成用の孔パターンを形成した後、レジスト溝パターンをマスクとしたドライエッチングによって絶縁膜６８の所定の領域に配線形成用の溝パターンを形成し、さらに露出したストッパ絶縁膜６７をドライエッチングにより除去することにより、絶縁膜６８に接続孔６９および配線溝７０が形成される。
次に、接続孔６９および配線溝７０の内部を含む半導体基板５１の主面上にバリアメタル膜７１を形成する。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜７１上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔６９および配線溝７０の内部を埋め込む。続いて接続孔６９および配線溝７０以外の領域の銅めっき膜、シード層およびバリアメタル膜７１をＣＭＰ法により除去して、銅膜を主導電材料とする第２層目の配線Ｍ２を形成する。この第２層目の配線Ｍ２と下層配線である第１層目の配線Ｍ１とを接続する接続部材は第２層目の配線Ｍ２と一体に形成される。次に、例えば前述した第２層目の配線Ｍ２と同様な方法により、さらに第３層目の配線Ｍ３を形成する。
次に、半導体基板５１の主面上に絶縁膜７２を形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜７２を加工して接続孔７３を形成する。続いて接続孔７３の内部に、例えばタングステンを主導電材料とするプラグ７４を形成する。
次に、半導体基板５１の主面上にアルミニウム（Ａｌ）を主導電材料とする金属膜を形成した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して、第４層目の配線Ｍ４を形成する。この第４層目の配線Ｍ４が前述した最上層配線８であり、その一部が前述したパッド電極または端子電極１０ｂとなる。
次に、半導体基板５１の主面上にパッシベーション膜９を形成する。パッシベーション膜９は、例えば第４層目の配線Ｍ４を覆って厚さ約１μｍの酸化シリコン膜を形成した後、その表面をＣＭＰ法により平坦化し、さらに酸化シリコン膜上に厚さ約０．６μｍの窒化シリコン膜を形成することにより成膜される。上記酸化シリコン膜および上記窒化シリコン膜は、例えばプラズマＣＶＤ法により形成することができる。
次に、図５に示すように、レジストパターンをマスクとしたエッチングによりパッシベーション膜９を加工してパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２のコンタクトホール１１ｂを形成した後、第１および第２のコンタクトホール１１ａ，１１ｂの内部（底面および側面）を含む半導体基板５１の主面上に、例えばスパッタリング法によりＵＢＭ１２を形成する。ＵＢＭ１２は、前述したように、チタン膜およびパラジウム膜を下層から順次形成した積層膜からなり、その厚さは、例えば０．３〜０．４μｍである。
次に、図６に示すように、ＵＢＭ１２上に所定の形状のレジストパターン７５を形成する。そのレジストパターン７５では、パッド電極１０ａ上および端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所では、ＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に金めっき膜１３を形成して、金めっき膜１３によりレジストが除去された箇所を埋め込む。レジストパターン７５の厚さは、例えば２０μｍ、パッシベーション膜９上の金めっき膜１３の厚さは、例えば１２〜１５μｍである。
次に、図７に示すように、レジストパターン７５を除去し、続いてレジストパターン７５下にあったＵＢＭ１２をウエットエッチング法により除去する。これにより、バンプ６が形成され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成されて、ＬＣＤドライバが略完成する。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌはパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。従って、各種受動素子７Ｃ，７Ｒ，７Ｌを、例えばＣＭＯＳデバイスに代表されるデバイス素子が形成された基板面ではなく、デバイス素子の上方に重ねて形成できるので、ＬＣＤドライバ１のチップサイズを縮小することができる。また、バンプ６を形成すると同時に各種受動素子７Ｃ，７Ｒ，７Ｌを形成することができるので、新たな製造工程を追加する必要がない。
次に、本実施の形態１によるＬＣＤドライバ１の実装方法を図８および図９を用いて説明する。図８（ａ）、（ｂ）および（ｃ）はＬＣＤドライバをガラス基板に実装する工程を順に追って説明する模式図、図９（ａ）および（ｂ）はそれぞれＬＣＤドライバを搭載した装置の一例を示す要部平面図および要部断面図である。
まず、図８（ａ）に示すように、ＬＣＤドライバ１と、ＬＣＤドライバ１を実装するガラス基板１４を準備する。ガラス基板１４の主面には、ＬＣＤドライバ１のバンプ６が接続される位置に電極１５が形成されている。
次に、図８（ｂ）に示すように、ＬＣＤドライバ１のバンプ６が形成された面と、ガラス基板１４の電極１５が形成された面とを対向させて、ＬＣＤドライバ１とガラス基板１４との間に、例えば異方性導電フィルム（Anisotropic Conductive Film：ＡＣＦ）１６を挟み、熱をかけながら弾力を有するパッド（例えばゴム）によりＬＣＤドライバ１を加圧して、バンプ６と電極１５とが接触する部分に圧力を加える。
これにより、図８（ｃ）に示すように、異方性導電フィルム１６を硬化させてＬＣＤドライバ１の主面上のバンプ６とガラス基板１４の主面上の電極１５とが接続する。同時に、異方性導電フィルム１６内に分散している導電性の金属粒子（例えば内側からニッケル層、金めっき層、絶縁層を重ねた３〜５μｍの球体）１７が接触しながら重なり、やがて押し付けられることで金属粒子１７の金めっき層同士が引っ付きあって導電する経路が形成される。圧力が加わらなかった部分にある金属粒子１７は最外側に絶縁層を保持しているので、ＬＣＤドライバ１の主面上に横に並ぶ隣接するバンプ６間、隣接する各種受動素子７Ｃ，７Ｒ，７Ｌ間、またはバンプ６と各種受動素子７Ｃ，７Ｒ，７Ｌとの間、さらにガラス基板１４の主面上に横に並ぶ隣接する電極１５間等の絶縁は保持することができる。
ＬＣＤドライバは、例えば図９に示すように、携帯電話２の液晶画面３の周辺の基板４に、前述した異方性導電フィルム１６を用いて接続されている。図中符号５はＦＰＣ（Flexible Printed Circuits）であり、ＦＰＣ５も異方性導電フィルム１６を用いて基板４に接続されている。
このように、本実施の形態１によれば、ＬＣＤドライバ１のチップ内においてバンプ６の存在しない領域のパッシベーション膜上に、各種受動素子７Ｃ，７Ｒ，７Ｌをバンプ６と同一の材料によって、バンプ６と同一製造工程で形成することができる。これにより、新たな製造工程を追加することなく、かつ容易にチップサイズを縮小することができるので、ＬＣＤドライバの製造コストを低減することができる。
（実施の形態２）
本実施の形態２によるＬＣＤドライバ２０は、前述した実施の形態１と同様であり、チップ内においてバンプ６の存在しない領域のパッシベーション膜上に、各種受動素子７Ｃ，７Ｒ，７Ｌが端子電極１０ｂに接続して形成されているが、バンプ６の高さと各種受動素子７Ｃ，７Ｒ，７Ｌの高さとが互いに異なる点が前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、バンプ６と各種受動素子７Ｃ，７Ｒ，７Ｌとは同一工程で同時に形成されて、バンプ６の高さと各種受動素子７Ｃ，７Ｒ，７Ｌの高さとを同じにするＬＣＤドライバ１を説明した。これに対して、本実施の形態２では、バンプ６および各種受動素子７Ｃ，７Ｒ，７Ｌを形成する工程のうちの全てまたは一部を異なる工程で形成することにより、各種受動素子７Ｃ，７Ｒ，７Ｌの高さがバンプ６の高さがよりも低く形成されたＬＣＤドライバ２０を説明する。
本実施の形態２によるＬＣＤドライバ２０に搭載される各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法の第１の例を図１０〜図１３を用いて工程順に説明する。図１０、図１１および図１３はバンプ形成部および受動素子形成部を示す要部断面図、図１２は電解めっき法により形成されるバンプの高さ（金めっき膜の厚さ）の平均値とめっき電流値との関係を説明するグラフ図である。なお、パッド電極１０ａおよび端子電極１０ｂ（最上層配線８）上にパッシベーション膜９を形成し、このパッシベーション膜９にパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２コンタクトホール１１ｂを形成し、その後、ＵＢＭ１２を形成するまでの製造工程（前述の図５）は、前述した実施の形態１と同様であるため、その説明は省略する。
まず、前述した実施の形態１の図５を用いた説明に続いて、図１０に示すように、ＵＢＭ１２上に所定の形状のレジストパターン２１を形成する。そのレジストパターン２１では、端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所では、ＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第１金めっき膜２２を形成して、第１金めっき膜２２によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第１金めっき膜２２の厚さは、例えば５〜１０μｍである。
次に、図１１に示すように、レジストパターン２１を除去した後、ＵＢＭ１２上および第１金めっき膜２２上に所定の形状のレジストパターン２３を形成する。そのレジストパターン２３では、パッド電極１０ａ上のレジストが除去されており、レジストが除去された箇所ではＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に、第１金めっき膜２２よりも厚い第２金めっき膜２４を形成して、第２金めっき膜２４によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第２金めっき膜２４の厚さは、例えば１２〜１５μｍである。
第１金めっき膜２２および第２金めっき膜２４の厚さは、例えば電解めっき法におけるめっき時間またはめっき電流値により調整することができる。第２金めっき膜２４は、例えば第１金めっき膜２２を形成するときよりも電解めっき法におけるめっき時間、めっき電流値、またはめっき時間およびめっき電流値の両者を増加することにより、第１金めっき膜２２よりも厚く形成することができる。
図１２に、電解めっき法により形成される金めっき膜の厚さの平均値とめっき電流値との関係を説明するグラフ図を示す。例えばめっき電流値が５３．３ｍＡでは金めっき膜の厚さは１７．２２μｍであるが、めっき電流値が５８．６ｍＡでは１８．９５μｍの厚さの金めっき膜を形成することができる。
次に、図１３に示すように、レジストパターン２３を除去し、続いて露出しているＵＢＭ１２をウエットエッチング法により除去する。これにより、第２金めっき膜２４からなるバンプ６が形成され、第２金めっき膜２４よりも薄い第１金めっき膜２２からなる各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成される。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌはパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。
本実施の形態２によるＬＣＤドライバ２０に搭載される各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法の第２の例を図１４〜図１６を用いて工程順に説明する。図１４〜図１６はバンプ形成部および受動素子形成部を示す要部断面図である。なお、パッド電極１０ａおよび端子電極１０ｂ（最上層配線８）上にパッシベーション膜９を形成し、このパッシベーション膜９にパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２コンタクトホール１１ｂを形成し、その後、ＵＢＭ１２を形成するまでの製造工程（前述の図５）は、前述した実施の形態１と同様であるため、その説明は省略する。
まず、前述した実施の形態１の図５を用いた説明に続いて、図１４に示すように、ＵＢＭ１２上に所定の形状のレジストパターン２５を形成する。そのレジストパターン２５では、パッド電極１０ａ上および端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所ではＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第３金めっき膜２６を形成して、第３金めっき膜２６によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第３金めっき膜２６の厚さは、例えば５〜１０μｍである。
次に、図１５に示すように、レジストパターン２５を除去した後、ＵＢＭ１２上および第３金めっき膜２６上に所定の形状のレジストパターン２７を形成する。そのレジストパターン２７では、パッド電極１０ａ上のレジストが除去されており、レジストが除去された箇所では、第３金めっき膜２６が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第４金めっき膜２８を形成して、第３金めっき膜２６上に第４金めっき膜２８を重ねてレジストが除去された箇所を埋め込む。パッシベーション膜９上の第３金めっき膜２６および第４金めっき膜２８の積層した厚さは、例えば１２〜１５μｍである。
次に、図１６に示すように、レジストパターン２７を除去し、続いて露出しているＵＢＭ１２をウエットエッチング法により除去する。これにより、第３金めっき膜２６および第４金めっき膜２８の積層からなるバンプ６が形成され、第３金めっき膜２６からなる各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成される。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌはパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。
このように、本実施の形態２によれば、各種受動素子７Ｃ，７Ｒ，７Ｌの高さを低く形成することができるので、バンプ６と接点を持つ液晶画面や液晶パネル等が各種受動素子７Ｃ，７Ｒ，７Ｌの特性へ与える影響、もしくは各種受動素子７Ｃ，７Ｒ，７Ｌが液晶画面や液晶パネル等の特性へ与える影響を低減することが可能となる。
（実施の形態３）
本実施の形態３によるＬＣＤドライバ３０は、前述した実施の形態１と同様であり、チップ内においてバンプ６の存在しない領域のパッシベーション膜上に、各種受動素子７Ｃ，７Ｒ，７Ｌが端子電極１０ｂに接続して形成されているが、バンプ６を構成する材料と各種受動素子７Ｃ，７Ｒ，７Ｌを構成する材料とが互いに異なる点が前述の実施の形態１と相違する。すなわち、前述した実施の形態１では、バンプ６と各種受動素子７Ｃ，７Ｒ，７Ｌとは同一材料、例えば金膜により形成されたＬＣＤドライバを説明した。これに対して、本実施の形態３では、バンプ６が金膜により形成され、各種受動素子７Ｃ，７Ｒ，７Ｌが金膜以外の材料、例えばニッケル（Ｎｉ）膜または銅膜により形成されたＬＣＤドライバを説明する。
本実施の形態３によるＬＣＤドライバ３０に搭載される各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法を図１７〜図１９を用いて工程順に説明する。図１７〜図１９はバンプ形成部および受動素子形成部を示す要部断面図である。なお、パッド電極１０ａおよび端子電極１０ｂ（最上層配線８）上にパッシベーション膜９を形成し、このパッシベーション膜９にパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２コンタクトホール１１ｂを形成し、その後、ＵＢＭ１２を形成するまでの製造工程（前述の図５）は、前述した実施の形態１と同様であるため、その説明は省略する。
まず、前述した実施の形態１の図５を用いた説明に続いて、図１７に示すように、ＵＢＭ１２上に所定の形状のレジストパターン３１を形成する。そのレジストパターン３１では、端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所では、ＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第１金属めっき膜３２を形成して、第１金属めっき膜３２によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第１金属めっき膜３２の厚さは、例えば１２〜１５μｍである。第１金属めっき膜３２は、例えばニッケル膜また銅膜である。第１金属めっき膜３２に銅膜を用いる場合は、ＵＢＭ１２を銅膜とすることが望ましい。ＵＢＭ１２を銅膜とすることにより、より密着性の高い銅膜のめっきを行うことができる。
次に、図１８に示すように、レジストパターン３１を除去した後、ＵＢＭ１２上および第１金属めっき膜３２上に所定の形状のレジストパターン３３を形成する。そのレジストパターン３３では、パッド電極１０ａ上のレジストが除去されており、レジストが除去された箇所ではＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第２金属めっき膜３４を形成して、第２金属めっき膜３４によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第２金属めっき膜３４の厚さは、例えば１２〜１５μｍである。第２金属めっき膜３４は、例えば金膜である。
次に、図１９に示すように、レジストパターン３３を除去し、続いて露出しているＵＢＭ１２をウエットエッチング法により除去する。これにより、第２金属めっき膜３４からなるバンプ６が形成され、第１金属めっき膜３２からなる各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成される。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌはパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。
このように、本実施の形態３によれば、各種受動素子７Ｃ，７Ｒ，７Ｌを金膜以外の材料、例えばニッケル膜または銅膜により構成できるので、各種受動素子７Ｃ，７Ｒ，７Ｌを金膜により形成した場合と比べて材料費を安くすることができるので、製造コストを低減することができる。
（実施の形態４）
本実施の形態４によるＬＣＤドライバは、前述した実施の形態３と同様であり、チップ内においてバンプ６の存在しない領域のパッシベーション膜上に、金膜以外の材料から構成される各種受動素子７Ｃ，７Ｒ，７Ｌが端子電極１０ｂに接続して形成されているが、バンプ６の高さと各種受動素子７Ｃ，７Ｒ，７Ｌの高さとが互いに異なる点が前述の実施の形態３と相違する。すなわち、前述した実施の形態３では、バンプ６の高さと各種受動素子７Ｃ，７Ｒ，７Ｌの高さとを同じにするＬＣＤドライバ３０を説明した。これに対して、本実施の形態４では、バンプ６および各種受動素子７Ｃ，７Ｒ，７Ｌを形成する工程のうちの全てまたは一部を異なる工程で形成することにより、各種受動素子７Ｃ，７Ｒ，７Ｌの高さがバンプ６の高さがよりも低く形成されたＬＣＤドライバ４０を説明する。
本実施の形態４によるＬＣＤドライバ４０に搭載される各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法の第１の例を図２０〜図２２を用いて工程順に説明する。図２０〜図２２はバンプ形成部および受動素子形成部を示す要部断面図である。なお、パッド電極１０ａおよび端子電極１０ｂ（最上層配線８）上にパッシベーション膜９を形成し、このパッシベーション膜９にパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２コンタクトホール１１ｂを形成し、その後、ＵＢＭ１２を形成するまでの製造工程（前述の図５）は、前述した実施の形態１と同様であるため、その説明は省略する。
まず、前述した実施の形態１の図５を用いた説明に続いて、図２０に示すように、ＵＢＭ１２上に所定の形状のレジストパターン４１を形成する。そのレジストパターン４１では、端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所ではＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第１金属めっき膜４２を形成して、第１金属めっき膜４２によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第１金属めっき膜４２の厚さは、例えば５〜１０μｍである。第１金属めっき膜４２は、例えばニッケル膜また銅膜である。第１金属めっき膜４２に銅膜を用いる場合は、ＵＢＭ１２を銅膜とすることが望ましい。ＵＢＭ１２を銅膜とすることにより、より密着性の高い銅膜のめっきを行うことができる。
次に、図２１に示すように、レジストパターン４１を除去した後、ＵＢＭ１２上および第１金属めっき膜４２上に所定の形状のレジストパターン４３を形成する。そのレジストパターン４３では、パッド電極１０ａ上のレジストが除去されており、レジストが除去された箇所では、ＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に、第２金属めっき膜４４を形成して、第２金属めっき膜４４によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第２金属めっき膜４４の厚さは、例えば１２〜１５μｍである。第２金属めっき膜４４は、例えば金膜である。
次に、図２２に示すように、レジストパターン４３を除去し、続いて露出しているＵＢＭ１２をウエットエッチング法により除去する。これにより、第２金属めっき膜４４からなるバンプ６が形成され、第１金属めっき膜４２からなる各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成される。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌはパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。
本実施の形態４によるＬＣＤドライバ４０に搭載される各種受動素子７Ｃ，７Ｒ，７Ｌの製造方法の第２の例を図２３〜図２５を用いて工程順に説明する。図２３〜図２５はバンプ形成部および受動素子形成部を示す要部断面図である。なお、パッド電極１０ａおよび端子電極１０ｂ（最上層配線８）上にパッシベーション膜９を形成し、このパッシベーション膜９にパッド電極１０ａに達する第１コンタクトホール１１ａおよび端子電極１０ｂに達する第２コンタクトホール１１ｂを形成し、その後、ＵＢＭ１２を形成するまでの製造工程（前述の図５）は、前述した実施の形態１と同様であるため、その説明は省略する。
まず、前述した実施の形態１の図５を用いた説明に続いて、図２３に示すように、ＵＢＭ１２上に所定の形状のレジストパターン４５を形成する。そのレジストパターン４５では、パッド電極１０ａ上および端子電極１０ｂ上のレジストが除去され、さらに各種受動素子７Ｃ，７Ｒ，７Ｌが形成される箇所のレジストが除去されており、レジストが除去された箇所ではＵＢＭ１２が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第３金属めっき膜４６を形成して、第３金属めっき膜４６によりレジストが除去された箇所を埋め込む。パッシベーション膜９上の第３金属めっき膜４６の厚さは、例えば５〜１０μｍである。第３金属めっき膜４６は、例えばニッケル膜また銅膜である。第３金属めっき膜４６に銅膜を用いる場合は、ＵＢＭ１２を銅膜とすることが望ましい。ＵＢＭ１２を銅膜とすることにより、より密着性の高い銅膜のめっきを行うことができる。
次に、図２４に示すように、レジストパターン４５を除去した後、ＵＢＭ１２上および第３金属めっき膜４６上に所定の形状のレジストパターン４７を形成する。そのレジストパターン４７では、パッド電極１０ａ上のレジストが除去されており、レジストが除去された箇所では、第３金属めっき膜４６が露出している。続いて電解めっき法を用いてレジストが除去された箇所に第４金属めっき膜４８を形成して、第３金属めっき膜４６上に第４金属めっき膜４８を重ねてレジストが除去された箇所を埋め込む。パッシベーション膜９上の第３金属めっき膜４６および第４金属めっき膜４８の積層した厚さは、例えば１２〜１５μｍである。第４金属めっき膜４８は、例えば金膜である。
次に、図２５に示すように、レジストパターン４７を除去し、続いて露出しているＵＢＭ１２をウエットエッチング法により除去する。これにより、第３金属めっき膜４６および第４金属めっき膜４８の積層からなるバンプ６が形成され、第３金属めっき膜４６からなる各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９上に形成される。バンプ６はパッシベーション膜９に形成した第１コンタクトホール１１ａを通してパッド電極１０ａとＵＢＭ１２を介して接続している。また、各種受動素子７Ｃ，７Ｒ，７Ｌがパッシベーション膜９に形成した第２コンタクトホール１１ｂを通して端子電極１０ｂとＵＢＭ１２を介して接続している。
このように、本実施の形態４によれば、各種受動素子７Ｃ，７Ｒ，７Ｌの高さを低く形成することができるので、バンプ６と接点を持つ液晶画面や液晶パネル等が各種受動素子７Ｃ，７Ｒ，７Ｌの特性へ与える影響、もしくは各種受動素子７Ｃ，７Ｒ，７Ｌが液晶画面や液晶パネル等の特性へ与える影響を低減することが可能となる。また、各種受動素子７Ｃ，７Ｒ，７Ｌを金膜以外の材料、例えばニッケル膜または銅膜により構成できるので、各種受動素子７Ｃ，７Ｒ，７Ｌを金膜により形成した場合と比べて材料費を安くすることができるので、製造コストを低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、ＬＣＤドライバに本発明を適用したが、ＬＣＤドライバに限定されるものではなく、容量素子、抵抗素子またはインダクタンス素子等の各種受動素子を備え、外部との電気的接続にバンプを用いた半導体装置に適用することができる。
本発明は、容量素子、抵抗素子またはインダクタンス素子等の各種受動素子を備え、外部との電気的接続にバンプを用いた半導体装置に適用することができる。
（ａ）および（ｂ）は、それぞれ本発明の実施の形態１によるＬＣＤドライバのチップ形状を示す要部平面図およびＬＣＤドライバのチップの最表面のパターンを示す要部断面図である。 本発明の実施の形態１による最上層配線を重ねて記載した抵抗素子が形成された箇所の拡大平面図である。 （ａ）および（ｂ）は、それぞれ図２のＡ−Ａ′線における要部断面図および図２のＢ−Ｂ′線における要部断面図である。 本発明の実施の形態１によるＬＣＤドライバの製造方法を説明するデバイス素子部の要部断面図である。 本発明の実施の形態１によるＬＣＤドライバの製造方法を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図５に続くＬＣＤドライバの製造工程中の図５と同じ箇所の要部断面図である。 図６に続くＬＣＤドライバの製造工程中の図５と同じ箇所の要部断面図である。 （ａ）、（ｂ）および（ｃ）は、本発明の実施の形態１によるＬＣＤドライバをガラス基板に実装する工程を順に追って説明する模式図である。 （ａ）は本発明の実施の形態１によるＬＣＤドライバを搭載した装置の一例を示す要部平面図、（ｂ）は同図（ａ）の一部を拡大して示す要部断面図である。 本発明の実施の形態２によるＬＣＤドライバの製造方法を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図１０に続くＬＣＤドライバの製造工程中の図１０と同じ箇所の要部断面図である。 本発明の実施の形態２による電解めっき法により形成されるバンプの高さの平均値とめっき電流値との関係を説明するグラフ図である。 図１１に続くＬＣＤドライバの製造工程中の図１０と同じ箇所の要部断面図である。 本発明の実施の形態２によるＬＣＤドライバの製造方法の一例を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図１４に続くＬＣＤドライバの製造工程中の図１４と同じ箇所の要部断面図である。 図１５に続くＬＣＤドライバの製造工程中の図１４と同じ箇所の要部断面図である。 本発明の実施の形態３によるＬＣＤドライバの製造方法の一例を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図１７に続くＬＣＤドライバの製造工程中の図１７と同じ箇所の要部断面図である。 図１８に続くＬＣＤドライバの製造工程中の図１７と同じ箇所の要部断面図である。 本発明の実施の形態４によるＬＣＤドライバの製造方法の一例を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図２０に続くＬＣＤドライバの製造工程中の図２０と同じ箇所の要部断面図である。 図２１に続くＬＣＤドライバの製造工程中の図２０と同じ箇所の要部断面図である。 本発明の実施の形態４によるＬＣＤドライバの製造方法の他の例を説明するバンプ形成部および受動素子形成部を示す要部断面図である。 図２３に続くＬＣＤドライバの製造工程中の図２３と同じ箇所の要部断面図である。 図２４に続くＬＣＤドライバの製造工程中の図２３と同じ箇所の要部断面図である。
符号の説明
１ ＬＣＤドライバ
２ 携帯電話
３ 液晶画面
４ 基板
５ ＦＰＣ
６ バンプ
７Ｃ 容量素子
７Ｌ インダクタンス素子
７Ｒ 抵抗素子
８ 最上層配線
９ パッシベーション膜
１０ａ パッド電極
１０ｂ 端子電極
１１ａ 第１コンタクトホール
１１ｂ 第２コンタクトホール
１２ ＵＢＭ
１３ 金めっき膜
１４ ガラス基板
１５ 電極
１６ 異方性導電フィルム
１７ 金属粒子
２０ ＬＣＤドライバ
２１ レジストパターン
２２ 第１金めっき膜
２３ レジストパターン
２４ 第２金めっき膜
２５ レジストパターン
２６ 第３金めっき膜
２７ レジストパターン
２８ 第４金めっき膜
３０ ＬＣＤドライバ
３１ レジストパターン
３２ 第１金属めっき膜
３３ レジストパターン
３４ 第２金属めっき膜
４０ ＬＣＤドライバ
４１ レジストパターン
４２ 第１金属めっき膜
４３ レジストパターン
４４ 第２金属めっき膜
４５ レジストパターン
４６ 第３金属めっき膜
４７ レジストパターン
４８ 第４金属めっき膜
５１ 半導体基板
５２ 分離部
５３ ｐウェル
５４ ｎウェル
５５ ゲート絶縁膜
５６ｎ，５６ｐ ゲート電極
５７ サイドウォール
５８ ｎ型半導体領域
５９ ｐ型半導体領域
６０ 絶縁膜
６１ 接続孔
６２ プラグ
６３ ストッパ絶縁膜
６４ 絶縁膜
６５ 配線溝
６６ バリアメタル膜
６７ ストッパ絶縁膜
６８ 絶縁膜
６９ 接続孔
７０ 配線溝
７１ バリアメタル膜
７２ 絶縁膜
７３ 接続孔
７４ プラグ
７５ レジストパターン
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線

Claims (27)

  1. 半導体基板の主面上に形成された最上層配線と同一層の金属膜からなるパッド電極と、
    前記パッド電極に達する第１コンタクトホールを有して前記パッド電極上に設けられたパッシベーション膜と、
    前記第１コンタクトホールを通して前記パッド電極と電気的に接続する第１金属膜からなるバンプとを備える半導体装置であって、
    前記バンプが形成されていない領域の前記パッシベーション膜上に、第２金属膜からなる受動素子が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記受動素子は容量素子、抵抗素子またはインダクタンス素子であることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第１金属膜の厚さが前記第２金属膜の厚さと同じか、または前記第２金属膜の厚さよりも厚いことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第１金属膜の材料と前記第２金属膜の材料とが同じであることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記第１および第２金属膜は金膜であることを特徴とする半導体装置。
  6. 請求項３記載の半導体装置において、前記第１金属膜の材料と前記第２金属膜の材料とが異なることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１金属膜は金膜、前記第２金属膜はニッケル膜または銅膜であることを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記第１金属膜は下層金属膜と上層金属膜とからなる積層膜であり、前記下層金属膜はニッケル膜または銅膜、前記上層金属膜は金膜であることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、前記第２金属膜は前記下層金属膜と同一層の金属膜であることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記パッド電極と前記バンプとの間にＵＢＭが形成されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、前記受動素子の端子が、前記パッシベーション膜に形成された第２コンタクトホールを通じて前記最上層配線と同一層の金属膜からなる端子電極と電気的に接続することを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記端子電極と前記受動素子の端子との間にＵＢＭが形成されていることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置において、前記バンプは異方性導電フィルムを用いて、実装基板上の電極と電気的に接続されることを特徴とする半導体装置。
  14. 半導体基板の主面上に受動素子を形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成する工程、
    （ｂ）前記パッシベーション膜に前記最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび前記最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する工程、
    （ｃ）前記第１および第２コンタクトホールの内部を含む前記パッシベーション膜上にＵＢＭを形成する工程、
    （ｄ）レジストパターンをマスクとした電解めっき法を用いて、前記第１コンタクトホールを埋め込んで前記パッド電極と電気的に接続するバンプと、前記バンプが形成されていない領域の前記パッシベーション膜上に、その端子が前記第２コンタクトホールを埋め込んで前記端子電極と電気的に接続する前記受動素子とを同一層の金属膜により形成する工程、
    （ｅ）前記レジストパターンを除去し、露出している前記ＵＢＭを除去する工程。
  15. 請求項１４記載の半導体装置の製造方法において、前記（ｄ）工程で電解めっき法を用いて形成される前記金属膜は金膜であることを特徴とする半導体装置の製造方法。
  16. 半導体基板の主面上に受動素子を形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成する工程、
    （ｂ）前記パッシベーション膜に前記最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび前記最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する工程、
    （ｃ）前記第１および第２コンタクトホールの内部を含む前記パッシベーション膜上にＵＢＭを形成する工程、
    （ｄ）第１レジストパターンをマスクとした電解めっき法を用いて、バンプが形成されない領域の前記パッシベーション膜上に、その端子が前記第２コンタクトホールを埋め込んで前記端子電極と電気的に接続する前記受動素子を第２金属膜により形成する工程、
    （ｅ）前記第１レジストパターンを除去した後、第２レジストパターンをマスクとした電解めっき法を用いて、前記第１コンタクトホールを埋め込んで前記パッド電極と電気的に接続するバンプを第１金属膜により形成する工程、
    （ｆ）前記第２レジストパターンを除去し、露出している前記ＵＢＭを除去する工程。
  17. 請求項１６記載の半導体装置の製造方法において、前記第１金属膜の厚さが前記第２金属膜の厚さと同じか、または前記第２金属膜の厚さよりも厚いことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記第１金属膜の材料と前記第２金属膜の材料とが同じであることを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、前記第１および第２金属膜は金膜であることを特徴とする半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、前記第１金属膜の材料と前記第２金属膜の材料とが異なることを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、前記第１金属膜は金膜、前記第２金属膜はニッケル膜または銅膜であることを特徴とする半導体装置の製造方法。
  22. 半導体基板の主面上に受動素子を形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）半導体基板の主面上に形成された最上層配線上にパッシベーション膜を形成する工程、
    （ｂ）前記パッシベーション膜に前記最上層配線と同一層の金属膜からなるパッド電極に達する第１コンタクトホールおよび前記最上層配線と同一層の金属膜からなる端子電極に達する第２コンタクトホールを形成する工程、
    （ｃ）前記第１および第２コンタクトホールの内部を含む前記パッシベーション膜上にＵＢＭを形成する工程、
    （ｄ）第１レジストパターンをマスクとした電解めっき法を用いて、前記第１コンタクトホールを埋め込んで前記パッド電極と電気的に接続するバンプ下層部と、前記バンプが形成されない領域の前記パッシベーション膜上に、その端子が前記第２コンタクトホールを埋め込んで前記端子電極と電気的に接続する前記受動素子とを同一層の第１金属膜により形成する工程、
    （ｅ）前記第１レジストパターンを除去した後、第２レジストパターンをマスクとした電解めっき法を用いて、前記バンプ下層部と電気的に接続するバンプ上層部を第２金属膜により形成する工程、
    （ｆ）前記第２レジストパターンを除去した後、露出している前記ＵＢＭを除去する工程。
  23. 請求項２２記載の半導体装置の製造方法において、前記第１金属膜の材料と前記第２金属膜の材料とが同じであることを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法において、前記第１および第２金属膜は金膜であることを特徴とする半導体装置の製造方法。
  25. 請求項２２記載の半導体装置の製造方法において、前記第１金属膜の材料と前記第２金属膜の材料とが異なることを特徴とする半導体装置の製造方法。
  26. 請求項２５記載の半導体装置の製造方法において、前記第１金属膜はニッケル膜または銅膜、前記第２金属膜は金膜であることを特徴とする半導体装置の製造方法。
  27. 請求項１４、１６または２２のいずれか１項に記載の半導体装置の製造方法において、前記受動素子は容量素子、抵抗素子またはインダクタンス素子であることを特徴とする半導体装置の製造方法。
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