JPH0199243A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0199243A JPH0199243A JP25776087A JP25776087A JPH0199243A JP H0199243 A JPH0199243 A JP H0199243A JP 25776087 A JP25776087 A JP 25776087A JP 25776087 A JP25776087 A JP 25776087A JP H0199243 A JPH0199243 A JP H0199243A
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- Japan
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- film
- insulating film
- semiconductor device
- interlayer insulating
- silicon oxide
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２層以上の配線層を有する半導体装置の層間
絶縁膜の構造に関し、特に、シリカ塗布膜を有する眉間
絶縁膜の構造に係るものである。
絶縁膜の構造に関し、特に、シリカ塗布膜を有する眉間
絶縁膜の構造に係るものである。
集積回路（以下、ＩＣと略記する。）の高速化、高集積
化を計るための有効な手段として、配線層の多層化があ
るが、この多層化を達成するためには、層間絶縁膜の平
担化が不可欠であり、この平担化の一方法として、シリ
カ塗布膜（以下、ＳＯＧｇと略記する。）Ｋよる平担化
技術がある。
化を計るための有効な手段として、配線層の多層化があ
るが、この多層化を達成するためには、層間絶縁膜の平
担化が不可欠であり、この平担化の一方法として、シリ
カ塗布膜（以下、ＳＯＧｇと略記する。）Ｋよる平担化
技術がある。
従来、ｌｌｌ０Ｇを用いて平担化を行なう場合には、一
般に気相成長法（以下、ＯＶＤと略記する。）によるシ
リコン酸化膜（以下、Ｓｉｎ、と略記する）を形成した
上に８０Ｇ膜を形成することにより平担化を行なってい
た。
般に気相成長法（以下、ＯＶＤと略記する。）によるシ
リコン酸化膜（以下、Ｓｉｎ、と略記する）を形成した
上に８０Ｇ膜を形成することにより平担化を行なってい
た。
しかし、前述の従来技術では、第２図に示す如（、ＳＯ
Ｇに含有されるシラノール、アルコール等より遊離した
ＯＨ−等のアニオンが８１０．＠２０４．２０２，２０
８中を透過し８１基板２゜１との界面まで到達し、界面
状態を変化させチャンネルを形成するため、この領域に
おいて、リーク電流が発生し、素子特性を劣化させると
いう問題点があった。
Ｇに含有されるシラノール、アルコール等より遊離した
ＯＨ−等のアニオンが８１０．＠２０４．２０２，２０
８中を透過し８１基板２゜１との界面まで到達し、界面
状態を変化させチャンネルを形成するため、この領域に
おいて、リーク電流が発生し、素子特性を劣化させると
いう問題点があった。
そこで、本発明は、このような問題点を解決するもので
、その目的とするところは、ＳＯＧ中のアニオンがＳ１
基板界面方向へ浸透していくのを阻止し、素子特性を劣
化させない良好な層間絶縁膜を提供するところにある。
、その目的とするところは、ＳＯＧ中のアニオンがＳ１
基板界面方向へ浸透していくのを阻止し、素子特性を劣
化させない良好な層間絶縁膜を提供するところにある。
本発明の半導体装置は、２層以上の配線層を有する半導
体装置において、各配線層間を絶縁する層間絶縁膜とし
て、シリコン酸化膜、あるいは、ドープドシリコン酸化
膜と、シリコン窒化膜とシリカ塗布膜の３層構造の層間
絶縁膜を有することを特偵とする。
体装置において、各配線層間を絶縁する層間絶縁膜とし
て、シリコン酸化膜、あるいは、ドープドシリコン酸化
膜と、シリコン窒化膜とシリカ塗布膜の３層構造の層間
絶縁膜を有することを特偵とする。
第１図は、本発明の実施例における主茨断面図であって
、Ｓ１０．膜、シリコン窒化膜（以下、ＳｉＮ膜と略記
する。）およびＳＯＧ［［の３層より成る層間絶縁膜の
購造を示すものである。以下、工程を追って説明してい
く。すなわち、シリコン酸化膜１０２上に形成された１
層目の配線１０３上に、ＯＶＤによりＳ１０．膜１０４
をＩ１５μ導形成する。このとき、Ｓｉｎ、膜１０４は
、ノンドープのものでも、あるいはまた、リン、ホウ素
等の不純物をドープしたものでも良い。引き続き、前記
Ｓｉｎ、膜１０膜上０４上ズマＣＶＤによりＳｉＮ膜１
０５を形成する。このＳ ｉ Ｎ＠１０５は、ＳＯＧ膜
１０６中のアニオン等が３１基板１０１方向へ浸透して
いくのを防止し得る最低限度の膜厚で良く、本実施例で
はα２μｍである。次に、ＳｉＮ膜１０５上にＳＯＧ膜
１０６を回転塗布及びアニールすることにより形成して
いる。このとき、ＳＯＧ膜１０６の膜厚は、段星の下の
最も厚い部分で［Ｌ４μ展、段差の上の最も薄い部分で
０．１μｍであり、充分な平担性が達成されている。こ
のように、Ｓ１０．膜１０４と５ｉＮ１４１１０５とＳ
ＯＧ膜１０６の３層構造にすることにより、平担性が充
分であり、しかも、ＳＯＧ＠中のアニオン等が素子特性
を劣化させることのない良好な層間絶縁膜が得られてい
る。最後に、ＳＯＧ膜１０７上に２層目の配線１０７を
形成している。
、Ｓ１０．膜、シリコン窒化膜（以下、ＳｉＮ膜と略記
する。）およびＳＯＧ［［の３層より成る層間絶縁膜の
購造を示すものである。以下、工程を追って説明してい
く。すなわち、シリコン酸化膜１０２上に形成された１
層目の配線１０３上に、ＯＶＤによりＳ１０．膜１０４
をＩ１５μ導形成する。このとき、Ｓｉｎ、膜１０４は
、ノンドープのものでも、あるいはまた、リン、ホウ素
等の不純物をドープしたものでも良い。引き続き、前記
Ｓｉｎ、膜１０膜上０４上ズマＣＶＤによりＳｉＮ膜１
０５を形成する。このＳ ｉ Ｎ＠１０５は、ＳＯＧ膜
１０６中のアニオン等が３１基板１０１方向へ浸透して
いくのを防止し得る最低限度の膜厚で良く、本実施例で
はα２μｍである。次に、ＳｉＮ膜１０５上にＳＯＧ膜
１０６を回転塗布及びアニールすることにより形成して
いる。このとき、ＳＯＧ膜１０６の膜厚は、段星の下の
最も厚い部分で［Ｌ４μ展、段差の上の最も薄い部分で
０．１μｍであり、充分な平担性が達成されている。こ
のように、Ｓ１０．膜１０４と５ｉＮ１４１１０５とＳ
ＯＧ膜１０６の３層構造にすることにより、平担性が充
分であり、しかも、ＳＯＧ＠中のアニオン等が素子特性
を劣化させることのない良好な層間絶縁膜が得られてい
る。最後に、ＳＯＧ膜１０７上に２層目の配線１０７を
形成している。
以上述べたように、本発明によれば、２層以上の配線を
有する半導体装置において、各配線層間を絶縁する層間
絶縁膜をＳｉｎ、ｉｌｌと８１ＮｉｌＱとＳＯＧ膜の３
層構造にすることにより、充分な平担性を有するばかり
でなく、ＳＯＧ中のアビオン等の成分による素子特性の
劣化のない良好な層間絶縁膜が得られ、高信頼性で、高
歩留シの半導体装置の製造に大きな効果を有するもので
ある。
有する半導体装置において、各配線層間を絶縁する層間
絶縁膜をＳｉｎ、ｉｌｌと８１ＮｉｌＱとＳＯＧ膜の３
層構造にすることにより、充分な平担性を有するばかり
でなく、ＳＯＧ中のアビオン等の成分による素子特性の
劣化のない良好な層間絶縁膜が得られ、高信頼性で、高
歩留シの半導体装置の製造に大きな効果を有するもので
ある。
第１図は、本発明の半導体装置の一実施例を示す主髪断
面図。 第２図は、従来の半導体装置における問題点を示す断面
図。 １０１．２０１・・・・・・シリコン基板１０２．２０
２・・・・・・シリコン酸化膜１０３．２０３・・・・
・・１層目の配線１０４．２０４・・・・・・シリコン
酸化膜１０５ ・・・・・・シリコン窒化膜１０
６．２０６・・・・・・シリカ塗布膜１０７．２０７・
・・・・・２層目の配線２０８ ・・・・・・素
子分離シリコン醜化膜２０９ ・・・・・・拡
散層 以上 出願人 セイコーエプソン株式会社
面図。 第２図は、従来の半導体装置における問題点を示す断面
図。 １０１．２０１・・・・・・シリコン基板１０２．２０
２・・・・・・シリコン酸化膜１０３．２０３・・・・
・・１層目の配線１０４．２０４・・・・・・シリコン
酸化膜１０５ ・・・・・・シリコン窒化膜１０
６．２０６・・・・・・シリカ塗布膜１０７．２０７・
・・・・・２層目の配線２０８ ・・・・・・素
子分離シリコン醜化膜２０９ ・・・・・・拡
散層 以上 出願人 セイコーエプソン株式会社
Claims (1)
- ２層以上の配線層を有する半導体装置において、各配線
層間を絶縁する層間絶縁膜として、シリコン酸化膜ある
いはドープドシリコン酸化膜と、シリコン窒化膜とシリ
カ塗布膜の３層構造の層間絶縁膜を有することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776087A JPH0199243A (ja) | 1987-10-13 | 1987-10-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25776087A JPH0199243A (ja) | 1987-10-13 | 1987-10-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199243A true JPH0199243A (ja) | 1989-04-18 |
Family
ID=17310715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25776087A Pending JPH0199243A (ja) | 1987-10-13 | 1987-10-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710461A (en) * | 1993-12-17 | 1998-01-20 | Sgs-Thomson Microelectronics, Inc. | SRAM cell fabrication with interlevel dielectric planarization |
| US6140222A (en) * | 1992-09-22 | 2000-10-31 | Lucent Technologies Inc. | Integrated circuit dielectric formation |
-
1987
- 1987-10-13 JP JP25776087A patent/JPH0199243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140222A (en) * | 1992-09-22 | 2000-10-31 | Lucent Technologies Inc. | Integrated circuit dielectric formation |
| US5710461A (en) * | 1993-12-17 | 1998-01-20 | Sgs-Thomson Microelectronics, Inc. | SRAM cell fabrication with interlevel dielectric planarization |
| USRE41670E1 (en) | 1993-12-17 | 2010-09-14 | Stmicroelectronics, Inc. | Sram cell fabrication with interlevel Dielectric planarization |
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