JPH0382138A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体基板の貼りつけ技術を利用した集積
化パワーデバイスの製造に好適な半導体装置の製造方法
に関するものである。

（従来の技術） Ｓｉウェハを張り合わせて、パワーデバイスを製造する
技術に関しては、第１文献としてアイ　イー　イー　イ
ー　Ｉ　ＥＥＥ　１９８７、ＣＩＣＣＰ４４３、ｒＤＩ
ＥＬＥｃＴＲＩｃＡＬＬＹ　ｌ５ＯＬＡＴＥＤ　ＩＮ置
ＬＩｆＪＮ？、。ＩＩＥＲＳ□１？ｉ’　Ｊ　、および
、２文献、！：Ｌ”Ｃ、ヨ経、シクロデバイス１９８８
年３月号「ウェハ張り合わせ技術」に記載されている。

第２図（ａ）〜第２図（ｅ）は第１文献に記載された従
来の半導体装置の製造方法を説明するための工程断面図
である。

この第２図（ａ）〜第２図（ｅ）により従来の半導体装
置の製造方法について説明する。

まず、第２図（ａ）に示すように、第１Ｎ型半導体基板
１の裏面に厚さ５０００人程度０第１酸化膜層２を形成
するとともに、第２Ｎ型半導体基板３の表面に厚さ５０
００λ程度の第２＃化膜層４を形成する。

次に、第２図（ロ）に示すように、シリコン基板張り合
わせ法により、第１Ｎ型半導体基板１と第２Ｎ型半導体
基板３を張り合わせる。この場合、第１酸化膜層２と第
２酸化１１！Ｊｉｉ４を接合させる。

次に、第１Ｎ型半導体基板１を厚さＬＯｎ程度になるま
で研磨法により除去する。

次に、第２図（ｃ）に示すように、ホトリソ法およびＲ
ＩＨ法により、第１Ｎ型半導体基板ｌ、第１酸化膜層２
、第２酸化膜層４および第２Ｎ型半導体基板３のパワー
素子形成部５で、一部上表面近傍を第２Ｎ型半導体基板
３の表面から１−程度まで除去する。

次に、第２図（イ）に示すように、厚さ１５Ｑ程度Ｎ型
エピタキシャル層６を形成する。

次に、第２図（ｅ）に示すように、研磨法により、Ｎ型
エピタキシャルＮ６を第１Ｎ型半導体基板１に達するま
で除去する。

以上の工程により、パワー素子形成部５のみ、縦方向に
電気的に接続された半導体装置を製造する。

（発明が解決しようとする課題） しかしながら、上記従来の半導体装置の製造方法では、
ＲＩＨによりパワー素子形成部５の形成のための深さ１
０ｎ以上の溝を形成する工程と、エピタキシャル法によ
り、この溝を埋めた後に研磨をする工程があるため、製
造工程が複雑になり、コストが増大するという欠点があ
った。

この発明は前記従来技術がもっている問題点のうち、製
造工程が複雑な点と、コストが増大する点について解決
した半導体装置の製造方法を提供するものである。

（課題を解決するための手段） この発明は前記問題点を解決するために、半導体装置の
製造方法において、ＬＯＣＯ３法を利用して半導体基板
の所望部分に絶縁膜を配置した後、ＣＶＤによりエピタ
キシャル層とポリシリコン層を形成し、かつ研磨により
表面を平坦化して、別の半導体基板と張り合わせる工程
を導入したものである。

（作　用） この発明によれば、半導体装置の製造方法において、以
上のような工程を導入したので、ｔｏｃｏｓ法により半
導体基板の所望位置に絶縁膜を形成した後、ＣＶＤによ
るエピタキシャル層とポリシリコンを形成し、表面を研
磨して平坦化してから、別の半導体基板を張り合わせる
。シ゛たがって、前記問題点を除去できる。

（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図（萄〜第１図（ｉ）は
その一実施例を説明するための工程断面図である。

まず、第１１！１（ａ）に示すように、第１Ｎ型半導体
基板１１の一方の主表面上の、後述するパワー素子形成
部となる領域部に厚さ約５００人と約２０００Åのパッ
ド酸化膜１２と耐酸化性絶縁膜として、たとえば、窒化
膜１３からなる複合膜を形成する。

次に、前記窒化膜１３をマスクとする選択酸化法（ＬＯ
ＣＯ３法）により、パワー素子形成部となる領域以外の
部分に選択酸化膜層１４を形成する。

ここで、この選択酸化膜層１４の厚さは厚い程望ましく
、少なくとも２−以上は必要である。通常は、たとえば
１０５０°Ｃで４００分程度の湿式酸化で２−となる。

高圧酸化法を用いれば、さらに短時間にできる。

次に、第１図（ｃ）に示すように、エツチングばより前
記窒化膜１３とパッド酸化膜１２を除去する。

ここで、エツチング除去されるパッド酸化膜１２の厚さ
は高々１０００席上度である。

次に、第１図（切に示すように、ＣＶＤ法により、厚さ
１０４程度比抵抗０．００２Ω０以下のＮ型エピタキシ
ャル層１５を選択酸化膜層１４で覆われていない部分の
第１Ｎ型半導体基板１１の表面に形成する。

このとき、同時に選択酸化膜層１４の表面には、ポリシ
リコン層１６が形成される。

次に、第１図（ｄ）におけるＡ−Ａ　１線の部分をＮａ
ＯＨ溶液を用いたメカノケミカル研磨法により、Ｎ型エ
ピタキシャル層１５およびポリシリコン層１６を５ｎ程
度研磨して、第１図（ｅ）に示すように、表面の凹凸が
１０Å以下の完全に平坦化された鏡面１７を作成する。

次に、第１図（ｆ）に示すように、シリコン基板張り合
わせ法により、第１Ｎ型半導体基板１１の裏面側と第２
Ｎ型半導体基板Ｉ８の表面側を張り合わせる。

この張り合わせ方法は、まず、張り合わせ面を’ｚＯｔ
、Ｈ！５０４によって親水性処理を行った後、張り合わ
せ、その後１１００　’Ｃ１２時間の熱処理を加える。

次に、研磨法により、第１Ｎ型半導体基板１１を厚さ１
０ｆａ程度残して、第１図（８）に示すように、第１図
（ｆ）のＢ−Ｂ１面まで研磨する。

次に、第１図（ロ）に示すように、第１Ｎ型半導体基板
１１の選択酸化膜層１４上の部分のロジック素子形成部
２０とＮ型エピタキシャル層１５上の部分のパワー素子
形成部１９の境界にＰ型不純物を選択酸化膜１ｉ１４に
達するまで拡散し、アイソレーション拡散層２１を形成
する。

次に、第１図０）に示すように、通常の工程により、パ
ワー素子形成部１９にパワーＭＯ３２２を形成するとと
もに、ロジック素子形成部２０にロジックＣＭＯ３２３
を形成する。

（発明の効果） 以上、詳細に説明したように、この発明によれば、Ｒｌ
Ｅによる溝堀りおよびエピタキシャル層程を使わずに、
ＬＯＣＯ３法による半導体基板に酸化膜の形成とＣＶＤ
によるエピタキシャルおよびボタシリコンを形成した後
に、研磨による平坦化して別の半導体基板を張り合わせ
るようにしたので、製造工程の単純化が可能となり、そ
れにともない製造コストの低減の効果が期待できる。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｉ）はこの発明の半導体装
置の製造方法の一実施例を説明するめための工程断面図
、第２図（ａ）ないし第２図（ｅ）は従来の半導体装置
の製造方法を説明するための工程断面図である。 １１・・・第１Ｎ型半導体基板、１２・・・パッド酸化
膜、１３・・・窒化膜、１４・・・選択酸化膜層、１５
・・・Ｎ型エピタキシャル層、１６・・・ポリシリコン
層、１８・・・第２Ｎ型半導体基板、２１・・・アイソ
レーション拡散層、２２・・・パワーＭＯ３，２３・・
・ロジックＣＭＯ３゜ 第 図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１の導電型を有する第１の半導体基板の一方の
   主表面側に酸化膜と耐酸化膜を順次形成した後所望のパ
   ターンを除いてエッチング除去する工程と、 （ｂ）上記耐酸化性膜をマスクとして選択酸化により選
   択酸化膜層を形成した後上記耐酸化性膜をエッチングに
   より除去する工程と、 （ｃ）上記選択酸化膜層上にポリシリコン層を形成する
   とともに上記選択酸化膜層以外の部分に第１の導電型の
   エピタキシャル層を形成した後これらを研磨して平坦化
   する工程と、 （ｄ）この平坦化した面に第１の導電型を有する第２の
   半導体基板を張り合わせる工程と、 よりなる半導体装置の製造方法。