JPS62193265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62193265A JPS62193265A JP3388686A JP3388686A JPS62193265A JP S62193265 A JPS62193265 A JP S62193265A JP 3388686 A JP3388686 A JP 3388686A JP 3388686 A JP3388686 A JP 3388686A JP S62193265 A JPS62193265 A JP S62193265A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わり、特に多層配
線の層間絶縁膜の改良に関する。
線の層間絶縁膜の改良に関する。
従来、多層配線の層間絶縁膜として、第２図に示したよ
うなＣＶＤ法（気相成長法）等による絶縁膜２４．２６
の中間層２５としてＳ・○・Ｇ（スピンオンガラス）を
用いた３層構造を持つようなものが１つの方法として用
いられている。しかしながら。
うなＣＶＤ法（気相成長法）等による絶縁膜２４．２６
の中間層２５としてＳ・○・Ｇ（スピンオンガラス）を
用いた３層構造を持つようなものが１つの方法として用
いられている。しかしながら。
この種の方法においては中間層上の絶縁膜２６の成膜時
もしくは成膜後において、Ｓ・０・Ｇ膜２５が収納し、
Ｌつ絶縁膜２６が圧縮応力を持つ場合は、Ｓ・○・Ｇ下
層の絶縁膜２４に大きな外力が加わる。
もしくは成膜後において、Ｓ・０・Ｇ膜２５が収納し、
Ｌつ絶縁膜２６が圧縮応力を持つ場合は、Ｓ・○・Ｇ下
層の絶縁膜２４に大きな外力が加わる。
そのため、外力の加わった絶ＩＩＩｋ膜２４にクラック
２７が発生し、層間絶縁膜自体の信頼性・歩留りの低下
を引き起す問題がある。
２７が発生し、層間絶縁膜自体の信頼性・歩留りの低下
を引き起す問題がある。
本発明は、上記問題点に鑑みなされたもので層間絶縁膜
のクラックの発生を防止し、高イ８頼性。
のクラックの発生を防止し、高イ８頼性。
高歩留りの半導体装置を提供することを目的とする。
すなわち、本発明は、中間層であるＳ・０・ＧＦＪ上の
絶縁膜が引張り応力をもつようにすることにより、中間
層下の絶縁膜にクラックが発生するのを防止できること
を特徴とするものである。
絶縁膜が引張り応力をもつようにすることにより、中間
層下の絶縁膜にクラックが発生するのを防止できること
を特徴とするものである。
本発明によれば、３層構造を持つ層間絶＃ｔ、膜に発生
するクラックが防止できるため、絶縁性の高い層間膜が
でき、高信頼性・高歩留りの半導体装置が製造できる。
するクラックが防止できるため、絶縁性の高い層間膜が
でき、高信頼性・高歩留りの半導体装置が製造できる。
第１図は本発明の一実施例を示す断面図である。
図に示したように、シリコン基板ｌｌ上に、膜厚０．４
μｓの熱酸化膜１２を形成し、その熱酸化膜１２上にＡ
Ｑ配線パターン１３を形成する０次いで、第１の絶＄３
［１４としてプラズマＣｖＤ法テ５ＩＨ４／Ｎ、Ｑガス
の反応によりＳｉｎ、 ［を０．４ＡＩＩｍ形成したの
ち中間層であるＳ・０・Ｇ膜１５を塗布法により形成し
。
μｓの熱酸化膜１２を形成し、その熱酸化膜１２上にＡ
Ｑ配線パターン１３を形成する０次いで、第１の絶＄３
［１４としてプラズマＣｖＤ法テ５ＩＨ４／Ｎ、Ｑガス
の反応によりＳｉｎ、 ［を０．４ＡＩＩｍ形成したの
ち中間層であるＳ・０・Ｇ膜１５を塗布法により形成し
。
４５０℃で硬化する１次に膜応力が引張り応力を持つ第
２の絶縁１１１６として常圧ＣＶＤ法により。
２の絶縁１１１６として常圧ＣＶＤ法により。
５Ｌ）Ｉ４１０□ガスの反応を用い４００℃で熱分解さ
せＳｉｎ。
せＳｉｎ。
膜を０．４μｓ形成し、３層構造の層間絶縁膜を形成し
た。
た。
この実施例によれば、第２の絶縁１１１１６が２×１０
″ｄＹｒ／ａｓ”の引張り応力をもつため、Ｓ・０・Ｇ
膜１５の収縮により第１の絶Ｄｆｆ１１４に加わる外力
が打ち消される。
″ｄＹｒ／ａｓ”の引張り応力をもつため、Ｓ・０・Ｇ
膜１５の収縮により第１の絶Ｄｆｆ１１４に加わる外力
が打ち消される。
従って、第１の絶縁膜１４に発生するクラックを防止で
き、高信頼性・高歩留りの層間Ｍ縁膜を得ることができ
る。
き、高信頼性・高歩留りの層間Ｍ縁膜を得ることができ
る。
本発明は、上述した実施例に限定されるものではない。
例えば、第１．第２の絶縁膜としては酸化シリコン膜に
限らず、窒化シリコン膜や燐、砒素、硼素等の不純物を
含んだシリケートガラス膜でもよＮＩｌ また、配線としてはアルミニウム膜を用いたがモリブデ
ン・タングステン・白金・金等の金属やそれらの硅化物
および多結晶シリコン膜などでもよい。
限らず、窒化シリコン膜や燐、砒素、硼素等の不純物を
含んだシリケートガラス膜でもよＮＩｌ また、配線としてはアルミニウム膜を用いたがモリブデ
ン・タングステン・白金・金等の金属やそれらの硅化物
および多結晶シリコン膜などでもよい。
第１図は、本発明の一実施例を示す断面図、第２図は。
従来例を示す断面図である。
１１・・・シリコン基板 １２・・・シリコン酸
化膜１３・・・アルミニウム配線 １４・・・第１の
絶縁膜１５・・・スピンオンガラス １６・・・第２
の絶縁膜２１・・・シリコン基板 ２２・・・シ
リコン酸化膜２３・・・アルミニウム配ｔｌＡ ２
４・・・第１の絶縁膜２５・・・スピンオンガラス
２６・・・第２の絶縁膜２７・・・クラック 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １１ズＪ 第 ２１−１
化膜１３・・・アルミニウム配線 １４・・・第１の
絶縁膜１５・・・スピンオンガラス １６・・・第２
の絶縁膜２１・・・シリコン基板 ２２・・・シ
リコン酸化膜２３・・・アルミニウム配ｔｌＡ ２
４・・・第１の絶縁膜２５・・・スピンオンガラス
２６・・・第２の絶縁膜２７・・・クラック 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 １１ズＪ 第 ２１−１
Claims (1)
- 金属配線層が形成された半導体基板上に第１の絶縁膜を
形成する工程と、この第１の絶縁膜上にスピンオンガラ
ス膜を塗布する工程と、このスピンオンガラス膜上に膜
応力が引張り応力である第２の絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3388686A JPS62193265A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3388686A JPS62193265A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193265A true JPS62193265A (ja) | 1987-08-25 |
Family
ID=12399005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3388686A Pending JPS62193265A (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193265A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362554A (ja) * | 1990-08-06 | 1991-03-18 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| EP0525824A2 (en) * | 1987-08-18 | 1993-02-03 | Fujitsu Limited | A semiconductor device having metal wiring layers and method of manufacturing such a device |
| US5317185A (en) * | 1990-11-06 | 1994-05-31 | Motorola, Inc. | Semiconductor device having structures to reduce stress notching effects in conductive lines and method for making the same |
| US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| US6211570B1 (en) * | 1998-12-02 | 2001-04-03 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
-
1986
- 1986-02-20 JP JP3388686A patent/JPS62193265A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0525824A2 (en) * | 1987-08-18 | 1993-02-03 | Fujitsu Limited | A semiconductor device having metal wiring layers and method of manufacturing such a device |
| JPH0362554A (ja) * | 1990-08-06 | 1991-03-18 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| US5317185A (en) * | 1990-11-06 | 1994-05-31 | Motorola, Inc. | Semiconductor device having structures to reduce stress notching effects in conductive lines and method for making the same |
| US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| US6211570B1 (en) * | 1998-12-02 | 2001-04-03 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| US6455444B2 (en) | 1998-12-02 | 2002-09-24 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
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