KR0137671B1 - Soi기판의 제조방법 및 이를 이용한 쌍극자 트랜지스터의 제조방법 - Google Patents
Soi기판의 제조방법 및 이를 이용한 쌍극자 트랜지스터의 제조방법Info
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Abstract
본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxial growth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을 이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 SOI 기판은 직접본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된다.
본 발명의 자기정렬 바이폴라 트랜지스터는 소자격리된 SOI기판의 활성층을 매몰 콜렉터로 이용하여 제작된다.
Description
제1도(A)∼제1(B)도는 종래의 기술에 의한 SOI 기판의 제작방법을 설명하기 위한 공정 단면도.
제2도는 본 발명에 의해 제작된 SOI기판의 단면도.
제3(a)∼제3(f)도는 제2도에 도시된 SOI기판의 제작방법을 각 단계별로 나타낸 공정 단면도.
제4도는 본 발명에 의한 SOI기판을 이용하여 제작된 바이폴라 트랜지스터의 단면도.
제5(a)∼제5(f)도는 제4도의 바이폴라 트랜지스터의 제조방법을 각 단계별로 나타낸 공정단면도이다.
[기술분야]
본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxial growth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을 이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
[발명의 배경]
소자의 집적도가 향상되면서, 고속 고주파 소자 및 이를 이용한 집적회로 설계상에서의 난점은 가장 지배적인 기생용량인 금속 배선과 기판 사이에서 발생하는 분산용량(stray capacitance)에 따른 IC의 속도저하 및 신호감쇄 현상이다.
이러한 분산용량을 최소화하기 위해, 비저항이 수 MΩcm정도의 고저항 기판이나 갈륨비소 기판과 같은 준절연성 기판을 사용하고 있다. 그러나, 이러한 기판들을 고가이기 때문에 극히 제한적으로 사용되고 있다.
이러한 상황하에서 단결정 규소박막/절연막/규소기판의 구조로 된 SOI기판이 개발되었다. SOI기판은 매몰 절연막에 의해 금속배선과 기판 사이에서 발생 하는 분산용량을 감소시킴으로써 속도저하 및 신호감쇄 현상을 방지하는 것이다.
종래의 SOI기판의 제조방법으로는 산소를 기판에 주입시키는 방법과 직접 기판을 접합시키는 방법으로 대별된다.
전자는 공정을 단순화시킬 수 있다는 장점이 있다.
후자는 매몰산화막의 두께를 조절하여 분산용량을 더 감소시킬 수 있으며, 특히 집적회로에 적용시 별도의 소자격리 공정이 필요치 않다는 우수한 장점이 있다.
제1도(A)∼(B)는 기판접합 기술을 이용하여 SOI기판을 제조하는 방법을 나타낸다.
먼저, 사진전사공정을 이용하여 단결정규소기판(11)을 패터닝하여 볼록한 활성영역(11b)을 형성한 후, 이 기판(11a,11b)의 전면에 절연막(13)을 형성한다.
이어, 다결정규소를 도포한 후 기계화학적 연마공정(mechanical chemical polishing)을 이용하여 평탄화된 다결정규소막(15)을 형성한다(제1A도 참조).
제1(B)도를 참조하여, 접합기판(17)을 직접 본딩한 후, 이를 뒤집은 상태에서 상기 식각된 규소기판(11a)을 활성영역(11b)을 남기고 선택적으로 연마하여 SOI기판을 제작한다.
상술한 바와 같은 기판접합(direct bonding)을 이용한 SOI기판의 제조방법은 공정이 복잡하며, 특히 완벽한 평탄화 공정을 요구한다.
만일, 균일한 평탄도를 얻지 못한다면, 상기 접합기판(17)의 본딩시 다결정규소박막(15)과 접합기판(17)간에 제품의 질저하를 초래하는 미세공동(micro void)을 발생시키게 된다.
실제, 제1(A)도의 단면구조와 같이 완전히 평탄화된 다결정규소막(15)을 형성하는 것은 불가능하다.
그 이유는, 상기 다결정규소막(15)의 하부층들이 평탄하지 않기 때문이다.
특히, 상기 블록부인 활성영역(11b)이 차지하는 면적이 매우 작기때문에 평탄도는 더욱 저하된다.
상기 규소기판(11)에 볼록부(11b)를 형성시키는 이유는 규소기판(11)의 식각부위(11a)와 절연막(13)과의 연마속도의 차이를 이용하여 볼록부(11b)인 활성영역의 두께를 조절하기 위함이다.
물론, 규소기판(11)을 패터닝하지 않은 평탄한 상태에서 절연막(13)등을 도포한 후, 접합기판(17)을 직접 본딩하는 경우에는 어느정도 미세공동의 발생소지를 줄일 수 있다.
그러나, 이 경우에는 어떤 연마중지막(stopper)없이 기판(11)을 일정한 두께로 연마해야 하기 때문에, 활성영역의 두께 및 균일도의 조절이 어려운 단점이 있다.
또한, 소자격리를 동시에 이룰 수 있는 SOI기판의 제작시에는 균일한 평탄도를 갖는 활성영역의 형성이 더욱 어려워진다.
[발명의 요약]
본 발명의 제1목적은 단순화된 공정으로 패턴밀도 즉, 표면의 균일도와 관계없이 박막을 완전히 평탄화(fully planarized)하여 신뢰성을 향상시킴과 아울러 기판을 구성하는 각 박막들의 두께의 제어가 용이한 소자격리된 SOI기판을 제조하는데 있다.
본 발명의 제2목적은 활성영역과 필드영역이 격리된 SOI기판을 이용하여 공정이 단순하고 분산용량을 최소화할 수 있는 자기정렬 바이폴라 트랜지스터를 제조하는 방법을 제공하는데 있다.
상기 제1목적에 부응하는 본 발명의 특징은, 소정두께의 제1절연막이 형성된 단결정 규소기판의 일부를 개구하고, 노출된 규소기판 위에 선택적 에피택셜 성장법(Selective Epitaxial Growth)을 이용하여 상기 제1절연막에 의해 격리된 활성층을 형성하는 공정과; 상기 제1절연막을 연마중지막으로 이용하여 상기 활성층을 평탄화하는 공정과; 평탄화된 기판의 전면에 제2절연막을 증착하고, 증착된 제2절연막의 전면에 접합기판을 직접접합(direct bonding)시키는 공정과; 상기 접합 기판이 하부층이 될 수 있도록 기판을 뒤집은 후, 상기 활성층이 노출될 수 있도록 최상층이 된 상기 규소기판을 제거하는 공정으로 이루어진다.
상기 제2목적에 부응하는 본 발명의 특징은 직접 본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하되, 상기 활성층은 제1절연층에 의해 격리된 SOI기판을 제작하고 이 SOI기판의 활성층을 매몰 콜렉터로 이용하여 하기의 단계들을 포함하여 적어도 하나의 바이폴라 트랜지스터를 제조한다:
(a) 상기 SOI기판의 전면에 산화막을 형성하고, 사진식각공정을 이용하여 상기 매몰 콜렉터의 일부를 개구하여 활성영역을 정의하는 공정;
(b) 상기 정의된 활성영역에 선택적으로 성장된 전도성 콜렉터층과 진성 베이스 영역을 정의하기 위한 초박막의 규소산화막 패턴을 형성하는 공정;
(c) 기판의 전면에 전도성 다결정 실리콘과 절연물들을 순차적으로 증착한 후 상기 초박막의 규소산화막의 일부가 노출될 수 있도록 패터닝하여 외성 베이스, 규소산화막 및 질화막 패턴을 형성하는 공정;
(d) 상기 공정을 통하여 형성된 패턴의 측면에 상기 외성 베이스를 격리하기 위한 제1측벽막을 형성하는 공정;
(e) 상기 초박막의 규소산화막 패턴을 제거한 후, 이 식각 부위에 진성 베이스를 선택적으로 성장시키는 공정;
(f) 상기 제1측벽막의 측면에 에미터 영역을 정의하기 위한 제2측벽막을 형성한 후, 전도성 에미터를 형성하는 공정; 및
(g) 각 전극들을 형성하기 위한 금속배선 공정
[실시예]
제2도는 본 발명에 의해 제작된 별도의 격리공정이 필요없는 평탄화된 SOI기판의 단면구조를 나타내며, 제4도는 본 발명에 따른 SOI기판을 이용하여 제작된 바이폴라 트랜지스터의 단면구조를 나타낸다.
이하, 제3(a)∼제3(f)도를 참조하여 제2도의 SOI기판을 제조하는 방법을 각 단계별로 상세히 설명한다.
제3(a)도에 의거한 제1공정은 제1절연막(23a)이 패터닝된 규소기판(21)상에 선택적으로 활성층(31)을 형성하는 공정이다.
먼저, 단결정 규소기판(21)위에 열산화 또는 증착 공정을 이용하여 형성된 절연막을 패터닝하여 약 2μm의 두께를 갖는 제1절연막(23a)을 형성한다.
이어, 노출된 규소기판(21)위에 선택적으로 상기 제1절연막(23a)보다 두꺼운 단결정규소로 이루어진 활성층(31)를 형성한다. 이와 같이, 본 발명은 기판을 패터닝하여 기판의 볼록부를 활성영역으로 이용하는 종래기술과는 달리, 별도의 절연막(23a)을 패터닝하여 제거된 식각부위에 선택적으로 활성영역을 형성하는 것이다.
이때, 상기 제1절연막(23a)의 패터닝시 발생할 수 있는 기판(21)의 표면손상을 방지하기 위하여, 제1절연막(23a)을 다층구조로 형성할 수 있다.
즉, 제3(a-1)도에 도시한 바와 같이, 약 500Å정도의 두께를 갖는 SiO2층(23-1), 약 0.1μm정도의 두께 를 갖는 폴리실리콘층(23-2), 및 두꺼운 산화막(23-3)이 순차적으로 적층된 3층구조로 형성할 수 있다.
다층구조의 절연막을 사용하는 경우, 활성영역을 정의하기 위한 패터닝시 식각속도의 차이(폴리실리콘의 식각속도산화막)를 이용하여 기판(21)의 표면손상을 방지할 수 있다. 따라서, 상기 기판(21)과의 정합성이 우수한 활성층(31)을 성장시킬 수 있으며, 활성층과 절연막의 두께 조절이 용이한 장점이 있다.
제2공정은 제3(b)도를 참조하여, 상기 공정을 통하여 형성된 활성층(31)을 기계화학적 연마공정을 이용하여 평탄화하는 공정이다.
이때, 연마되는 상기 활성층(21)의 연마속도는 제1절연막(23a)보다 매우 빠르기 때문에 균일한 평탄화가 용이하다.
제3공정은 제3(c) 내지 제3(d)도에 도시한 바와 같이, 화학기상증착 또는 플라즈마 증착방법을 이용하여 평탄화된 시료의 전면에 균일한 제2절연막(23b)을 증착한 후, 연속적으로 접합기판(27)을 제2절연막(23b)의 전면에 직접 접합시키는 공정이다.
표면의 균일도 향상을 위하여, 증착된 제2절연막(23b)의 표면연마공정을 추가할 수 있다.
이때, 상기 접합기판(27)을 접합하기 전에 이 접합기판(27)의 전면에 제2절연막(23b)을 임의의 두께로 증착한 후, 이를 뒤집어서 제2공정에 의해 평탄화된 시료의 전면에 접합시킬 수 있다. 이 경우, 절연물끼리 접합하게 된다.
최종적으로 제3(e)∼제3(f)도에 도시한 바와 같이, 상기 접합기판(27)이 하부층이 될 수 있도록 시료를 뒤집은 후, 상기 활성층(31)이 노출될 수 있도록 최상층이 된 상기 규소기판(21)을 제거하여 SOI기판의 제작을 완료한다.
이때, 상기 제1절연막(23a)은 연마중지막으로 사용된다.
이상의 공정을 통하여 살펴본 바와 같이, 본 발명에 의해 제작된 SOI기판은 별도의 격리공정이 필요없이 기판 제작시 활성영역과 비활성영역(또는 필드영역)이 격리되며, 기판을 구성하는 박막들의 평탄도가 우수하여 기판접합시의 미세동공을 제거할 수 있기 때문에 소자의 신뢰도가 우수하다.
또한, 비활성영역을 이루는 절연막들의 두께를 임의로 조절할 수 있기 때문에 바이폴라 소자에 적용시, 금속배선과 기판간의 분산용량을 최소화할 수 있다.
다음은 제5(a)∼제5(i)도를 참조하여, 소자격리된 SOI기판을 이용하여 바이폴라 트랜지스터를 제조하는 방법을 각 단계별로 상세히 설명한다.
제5(a)도를 참조한 제1공정은, 전술한 방법에 의해 제작된 SOI기판의 활성영역인 활성층(31)을 매몰 콜렉타로 이용하여 이 매몰 콜렉터(31)에 고농도의 불순물을 이온 주입하는 공정이다. 높은 도전성을 갖게 하기 위하여, 활성층 또는 매몰 콜렉터(31)의 바람직한 도핑농도는 5×1018cm-3이상이다.
이 공정은 생략할 수 있다.
즉, 제3(a)도의 공정에서, 활성층(31) 형성을 위한 선택적 에피택셜 성장과 동시에 불순물을 첨가하는 경우에 이 공정은 생략된다.
제2공정은 제5(b)도에 도시한 바와 같이, 기판의 전면에 열산화 공정 또는 화학기상증착에 의해 산화막(42)을 형성하는 공정이다.
제3공정은 제5(c)도에 도시한 바와같이, 고농도의 콜렉터(44)와 진성베이스 영역에 해당하는 규소산화막(46) 패턴을 형성하는 공정이다.
먼저, 상기 공정을 통하여 형성된 산화막(42)의 소정부위를 식각한 후, 노출된 활성층(31)의 상부에만 선택적으로 불순물이 도핑된 콜렉터(44)를 성장한다.
이어, 상기 콜렉터(44) 상부에 열산화나 증착공정으로 베이스 두께에 해당하는 규소산화막(46)을 형성한다.
제5(d)도에 의거한 제4공정은 외성 베이스(47), 규소산화막(48) 및 질화막(49)을 순차적으로 형성한 후, 감광막(도시안됨)을 마스크로 이용하여 상기 규소산화막(46)을 개구하는 공정이다.
상기 외성 베이스(47)는 화학기상증착, 플라즈마증착, 또는 분자선에피택시(MBE)에 의해 형성된 다결정규소로 이루어지며, 상기 열산화 또는 증착에 의한 규소산화막(48) 대신에, n-p-n 트랜지스터인 경우 붕소를 포함한 BSG(boron silica glass)를, p-n-p 트랜지스터인 경우 인을 포함한 PSG(phoshorous silica glass)를 각각 사용할 수 있다. 이때, 상기 다결정 실리콘으로 이루어진 단층의 외성 베이스(47) 대신에 후술되는 배선전극과의 오믹접합을 위해, 다결정 실리콘과 금속성 실리사이드가 적층된 이층막을 사용할 수 있다.
제5공정은 제5(e) 내지 5(f)도에 도시한 바와같이, 상기 공정을 통하여 형성된 박막들(47,48,49)의 측면에 제1측벽막(50)을 형성한 후, 상기 개구된 규소산화막(46)을 습식식각에 의해 제거한 다음, 이 식각부위에 진성 베이스(52)를 선택적으로 성장시키는 공정이다.
제6공정은 에미터(56)를 형성하는 공정이다.
제5(g)도에 도시한 바와 같이, 상기 제1측벽막(50)의 측면에 제2측벽막(54)을 형성하여 에미터 영역을 정의한 후, 고농도의 부룬물이 첨가된 다결정 실리콘을 도포한 후 패터닝하여 전도성 에미터(56)를 형성한다.
즉, 상기 외성 베이스층(47)은 제1측벽막(50)에 의해 격리되고, 상기 에미터층(56)은 제2측벽막(54)에 의해 격리되어 자기정렬된다.
최종적으로, 제5(h)도에 도시한 바와같이, 보호막(57)을 증착한 후 금속배선 공정을 수행하여 각 전극(58)들을 배선하여 소자의 제작을 완료한다.
상술한 제조방법에 의해 제작된 SOI기판을 이용한 바이폴라 트랜지스터는 금속배선과 기판 사이에 존재하는 분산용량을 감소시킴과 아울러 상기 매몰 콜렉터로 사용된 활성층(31)과 접합기판(21) 사이에 제2절연막(23b)이 개재되어 있기 때문에 접합에 의한 기생용량이 제거되는 추가적인 효과가 있다.
이상의 실시예에서 설명한 본 발명은 단지 예시적인 것에 지나지 않으며, 본 발명이 속하는 기술분야에서 숙련된 자에게는 본 발명의 사상과 범위를 벗어나지 않고도 여러가지 변형과 수정이 가능함을 알 수 있을 것이다.
Claims (9)
- 소정두께의 제1절연막(23a)이 형성된 단결정 규소기판(21)의 일부를 개구하고, 노출된 규소기판(21)위에 선택적 에피택셜성장법(Selective Epitaxial Growth)을 이용하여 상기 제1절연막(23a)에 의해 격리된 활성층(31)을 형성하는 공정; 상기 제1절연막(23a)을 연마중지막으로 이용하여 상기 활성층(31)을 평탄화하는 공정;평탄화된 기판의 전면에 제2절연막(23b)을 증착하고, 증착된 제2절연막(23b)의 전면에 접합기판(27)을 직접접합(direct bonding)시키는 공정; 및상기 접합기판(27)이 하부층이 될 수 있도록 기판을 뒤집은 후, 상기 활성층(31)이 노출될 수 있도록 최상층이 된 상기 규소기판(21)을 제거하는 공정으로 이루어진 SOI(Silicon On Insulator)기판의 제조방법.
- 제1항에 있어서,상기 단결정 규소기판(21)의 개구공정시, 기판(21)의 표면손상을 방지하여 정합성이 우수한 활성층(31)을 형성하기 위하여, 제1절연막(23a)이 다층구조로 이루어진 것을 특징으로 하는 SOI 기판의 제조방법.
- 제2항에 있어서,상기 다층구조의 제1절연막(23a)이 약 500Å정도의 두께를 갖는 SiO2층(23-1), 식각속도의 차이를 주기 위해 약 0.1μm 정도의 다결정규소로 이루어진 박막(23-2), 및 두꺼운 산화막(23-3)이 순차적으로 적층된 3층 구조로 이루어진 것을 특징으로하는 SOI기판의 제조방법.
- 제1항에 있어서,표면의 균일도 향상을 위하여, 상기 제2절연막(23b)을 증착후, 표면 연마 공정을 부가하는 SOI기판의 제조방법.
- 직접 본딩(direct bonding)된 접합기판(27)의 전면에 형성된 제2절연층(23b)과, 상기 제2절연층(23b) 상부에 형성되어 평탄화된 제1절연층(23a)과 활성층(31)을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된 SOI 기판을 형성하고 이 SOI 기판의 활성층(31)을 매몰 콜렉터로 이용하여 바이폴라 트랜지스터를 제조하는 방법에 있어서,(a) 상기 SOI기판의 전면에 산화막(42)을 형성하고, 사진식각 공정을 이용하여 상기 매몰 콜렉터(31)의 일부를 개구하여 활성 영역을 정의하는 공정;(b) 상기 정의된 활성영역에 선택적으로 성장된 전도성 콜렉터층(44)과 진성 베이스 영역을 정의하기 위한 초박막의 규소산화막(46) 패턴을 형성하는 공정;(c) 기판의 전면에 전도성 다결정 실리콘과 절연물들을 순차적으로 증착한 후 상기 초박막의 규소산화막(46)의 일부가 노출될 수 있도록 패터닝하여 외성베이스(47), 규소산화막(48) 및 질화막(49) 패턴을 형성하는 공정;(d) 상기 공정을 통하여 형성된 패턴의 측면에 상기 외성 베이스(47)를 격리하기 위한 제1측벽막(50)을 형성하는 공정;(e) 상기 초박막의 규소산화막(46) 패턴을 제거한 후, 이 식각부위에 진성 베이스(52)를 선택적으로 성장시키는 공정;(f) 상기 제1측벽막(50)의 측면에 에미터 영역을 정의하기 위한 제2측벽막(54)을 형성한 후, 전도성 에미터(56)를 형성하는 공정; 및(g) 각 전극(58)들을 형성하기 위한 금속배선 공정으로 이루어진 것을 특징으로 하는 자기정렬 바이폴라 트랜지스터의 제조방법.
- 제5항에 있어서,상기 (a)공정 전에 매몰 콜렉터(31)에 높은 도전성을 부여하기 위하여, 5×1018cm-3이상의 고농도로 불순물을 이온주입하는 공정을 부가한 것을 특징으로 하는 자기정렬 바이폴라 트랜지스터의 제조방법.
- 제5항에 있어서,상기 (c)공정의 외성 베이스(47)는 CVD(chemical vapor deposition) 및 MBE(molecular beam epitaxy)중의 어느 하나의 방법에 의해 형성된 다결정규소로 이루어지며, 상기 규소산화막(48)은 열산화 및 증착공정에 의해 형성되는 것을 특징으로 하는 자기정렬 바이폴라 트랜지스터의 제조방법.
- 제7항에 있어서,상기 규소산화막(48) 대신에, n-p-n 트랜지스터인 경우 붕소를 포함한 BSG(boron silica glass)를, p-n-p 트랜지스터인 경우 인을 포함한 PSG(phosphorous silica glass)로 이루어진 것을 특징으로 하는 자기정렬 바이폴라 트랜지스터의 제조방법.
- 제5항에 있어서,상기 (c)공정의 다결정 실리콘으로 이루어진 단층의 외성 베이스(47) 대신에 배선전극과의 오믹접합을 위해, 다결정 실리콘과 금속성 실리사이드가 적층된 이층막으로 이루어진 것을 특징으로 하는 자기정렬 바이폴라 트랜지스터의 제조방법.
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| KR1019940033903A KR0137671B1 (ko) | 1994-12-13 | 1994-12-13 | Soi기판의 제조방법 및 이를 이용한 쌍극자 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
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| KR960026419A KR960026419A (ko) | 1996-07-22 |
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Family Applications (1)
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| KR1019940033903A KR0137671B1 (ko) | 1994-12-13 | 1994-12-13 | Soi기판의 제조방법 및 이를 이용한 쌍극자 트랜지스터의 제조방법 |
Country Status (1)
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-
1994
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| KR960026419A (ko) | 1996-07-22 |
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