JP2001085519A - 半導体素子の配線構造の製造方法 - Google Patents

半導体素子の配線構造の製造方法

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Abstract

(57)【要約】 【課題】 ダマシン方式を用いて作られた金属配線
間にエアギャップを備えた半導体素子の配線構造の製造
方法を提供する。 【解決手段】 下地層を含む半導体基板３０上に犠牲層
を形成する段階；犠牲層を所定部分パターニングする段
階；犠牲層間の空間に導電層を埋め込み、配線３６ａ，
３６ｂを形成する段階；犠牲層を選択的に除去する段
階；及び配線３６ａ，３６ｂ間の空間にエアギャップ３
９が形成されるように層間絶縁膜３８を形成する段階を
含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エアギャップを持
つ半導体素子の配線構造の製造方法に関し、より詳しく
は、ダマシン(damascene)方式によって形成された配線
構造において、エアギャップを持つ構造及びその製造方
法に関する。
【０００２】
【従来の技術】最近、半導体素子の高集積度に伴い、こ
れに比例して金属配線の間隔及び線幅が減少しつつあ
る。金属配線の間隔が減少すれば、金属配線間のキャパ
シタンスが増加して信号遅延が発生し、隣接する配線と
のクロストークが発生する。
【０００３】従来より金属配線間の寄生容量を減少させ
る為に種々の方法が提案されており、そのうちの一つ
は、配線間絶縁膜として低誘電率を持つ絶縁膜を用いる
ことである。
【０００４】すなわち、キャパシタンスは絶縁膜の誘電
率(ｋ)に比例するので、配線間絶縁としてシリコン酸化
膜(ＳｉＯ２)膜の誘電率(ｋ=４.１)よりも誘電率の低い
ＦＳＧ(fluorinated silicate glass, SixOFy,k=３.４
〜４.１)またはＨＳＱ(hydrogen silsesquioxane,k=２.
９)等の様な物質が用いられた。
【０００５】しかしながら、このような方法は、たとえ
誘電率を約３程度まで低減することができても、上述し
たこの誘電率は、高集積化のための要求に対して充分に
小さな値ではない。さらに、このような方法は、複雑な
工程及び高コスト化を招く。
【０００６】配線間の誘電率が約１になるように、隣接
する金属配線間にエアギャップ(airgap)を用いる技術が
提案された。隣接する配線間に介在されたエアギャップ
を用いる一般の方法を図１から図４に示した。
【０００７】まず、図１に示すように、半導体基板１０
上に所定の回路パターンを含む下地層１２が形成され
る。第１絶縁層１２上に金属配線用金属膜１４が蒸着さ
れる。金属膜１４は大部分の金属配線材料として用いる
アルミニウム金属膜を用いる。金属配線を限定するため
のフォトレジストパターン１６は公知のフォトリソグラ
フィー工程によって金属配線１４上に形成される。
【０００８】図２に示すように、金属膜１４はフォトレ
ジストパターン１６によってパターニングされて金属配
線１４ａ、１４ｂが形成される。その後、フォトレジス
トパターン１６は公知の方式にて除去される。
【０００９】図３に示すように、金属配線１４ａ、１４
ｂ上に層間絶縁膜１８をＰＥＣＶＤ(plasma enhanced c
hemical vapor deposition)方式にて形成する。このと
き、層間絶縁膜１８は金属配線１４ａ、１４ｂの下部よ
り上部の方がより厚く形成されるように蒸着して、金属
配線１４ａ、１４ｂ間の層間絶縁膜１８内にエアギャッ
プ１９が形成される。また、ＰＥＣＶＤ方式にて形成さ
れた層間絶縁膜１８は段差の発生により一部トポロジー
を持つ。
【００１０】その後、図４に示すように、トポロジーを
持つ層間絶縁膜１８の表面はＣＭＰ(chemical mechanic
al polishing)方式によって研磨されて平坦化する。
【００１１】
【発明が解決しようとする課題】しかし、従来に用いら
れる金属配線材料のアルミニウムは、公知のように、電
気的移動(electromigration)やストレス移動(stress mi
gration)等の様な慢性的な問題を持つので、断線が発生
しやすい。これにより、現在は電気的移動及びストレス
移動の問題点が少ない銅金属を配線材料として用いてい
る。しかし、銅金属膜はエッチング工程によって金属配
線を形成するのが困難であるという短所を持つ。これに
より、銅金属として金属配線を形成する場合、ダマシン
方式により金属配線を形成している。
【００１２】図５から図７は、従来のダマシン方式によ
る銅金属配線の形成方法を説明するための断面図であ
る。
【００１３】図５に示すように、半導体基板２０上の下
地層２２上に層間絶縁膜２４が形成される。層間絶縁膜
２４は金属配線の形成される部分がオープンになるよう
にエッチングされる。
【００１４】その後、図６に示すように、銅金属膜２６
が、層間絶縁膜２４間の空間が十分に充填されるように
層間絶縁膜２４上に形成される。
【００１５】図７に示すように、銅金属膜２６は層間絶
縁膜２４の表面が露出するように化学的機械的研磨を行
い、層間絶縁膜２４間に埋め込まれた銅金属配線２６
ａ、２６ｂを形成する。
【００１６】しかし、ダマシン方式による金属配線方法
では、金属配線の形成前に層間絶縁膜が先に形成される
ので、層間絶縁膜２４内にエアギャップを形成し難い。
これにより、ダマシン方式にて形成される金属配線間の
キャパシタンスは減少させることが難しい。
【００１７】従って、本発明の目的は、ダマシン方式法
を用いて作られた金属配線間にエアギャップを形成する
ことにある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体素子の配線構造の製造方法は、
下地層を含む半導体基板上に犠牲層を形成する段階；前
記犠牲層の所定部分をパターニングする段階；前記犠牲
層間の空間に導電層を埋め込み、配線を形成する段階；
前記犠牲層を選択的に除去する段階；及び前記配線間の
空間にエアギャップが形成されるように層間絶縁膜を形
成する段階を含むことを特徴とする。
【００１９】また、本発明による半導体素子の配線構造
の製造方法は、下地層を含む半導体基板上に犠牲層を形
成する段階；前記犠牲層の所定部分をパターニングする
段階、このパターニング段階において、パターニングさ
れた前記犠牲層の側壁がテーパ形態になるようにパター
ニングされる；前記犠牲層上に、前記犠牲層間の空間が
十分に充填されるように導電層を形成する段階；前記導
電層を前記犠牲層の表面が露出するように除去して、前
記犠牲層間の空間に配線を形成する段階、この配形成段
階において、前記配線の側壁は前記犠牲層の側壁によっ
て逆テーパ形態を持つ；前記犠牲層を選択的に除去する
段階；及び、前記配線間の空間にエアギャップが形成さ
れるように層間絶縁膜を形成する段階を含むことを特徴
とする。
【００２０】さらに、本発明は、下地層を含む半導体基
板と、前記半導体基板の前記下地層上に形成された配線
と、前記配線の上部及び側壁面を被覆して、前記配線間
にエアギャップを設けるための層間絶縁膜を含み、前記
配線は、その少なくとも一つ以上が所定の間隔にて配置
され、下部に行くにつれて狭くなる線幅を備える半導体
素子の配線構造そのものにも関連する。
【００２１】
【発明の実施の形態】先ず、図８に示されるように、半
導体基板３０上に下地層３２が形成される。このとき、
下地層３２は、ＭＯＳトランジスタの様な回路パターン
の具備された酸化層であるか、或いは半導体基板３０の
表面に形成される酸化膜である。犠牲層３４が、下地層
３２上に形成される。犠牲層３４は、下地層３２とはエ
ッチング速度差の著しく異なる物質、例えばＰＳＧ(pho
sphorous silicate glass)であって、例えば、ＰＥＣＶ
Ｄ方式にて形成される。犠牲層３４の厚さは、以後形成
される金属配線の厚さと同じ厚さで形成されるのが望ま
しい。その後、金属配線の予定領域がオープンになるよ
うに犠牲層３４の所定部分がエッチングされる。このと
き、犠牲層３４は、それの側壁が下地層３２の表面に対
して傾斜するようにテーパ形態で形成される。すなわ
ち、残した犠牲層３４は、それの上部側の線幅が下部側
の線幅より狭い。
【００２２】その後、図９に示すように、テーパ形態の
犠牲層３４上に、犠牲層３４間の空間が十分に充填され
るように、導電層３６、例えば銅金属膜が形成される。
導電層３６としては、銅金属膜のほか、アルミニウム
膜、シリサイド膜または導電性を持つポリシリコン膜な
どが多様に利用でき、例えば、ＣＶＤまたはＰＶＤ方式
にて形成できる。
【００２３】次に、図１０に示されるように、導電層３
６は、ＣＭＰまたはエッチバック工程により、犠牲層３
４の表面が露出するように除去され、犠牲層３４間に埋
め込まれた配線３６ａ、３６ｂが形成される。このと
き、配線３６ａ、３６ｂの側壁は犠牲層３４の構造によ
り逆テーパ形態を持つ。
【００２４】その後、図１１に示すように、犠牲層３４
は、一般のドライまたはウェットエッチング法によって
除去される。このとき、犠牲層３４は下地層３２及び配
線３６ａ、３６ｂと著しいエッチング速度差を持つの
で、選択的に除去できる。これにより、下地層３２上に
は、上部へ行くにつれてその線幅が広くなる形態を持つ
配線３６ａ、３６ｂだけが残ることになる。
【００２５】次に、図１２に示されるように、配線３６
ａ、３６ｂの形成された下地層３２上に層間絶縁膜３８
が形成される。層間絶縁膜３８内に、配線３６ａ、３６
ｂの形態によって、配線３６ａ、３６ｂ間にエアギャッ
プ３９が形成される。すなわち、層間絶縁膜３８は、配
線の上部の方が下部よりも多く露出したので、配線３６
ａ、３６ｂの下部側よりも上部側の方に速く蒸着され、
隣接する上部側層間絶縁膜と当接される。従って、逆テ
ーパ形態で配線が形成される程、層間絶縁膜３８内にエ
アギャップ３９を形成するのが容易となる。ここで、層
間絶縁膜３８は配線３６ａ、３６ｂの段差によって所定
のトポロジーを持つ。しかも、層間絶縁膜３８として
は、ＵＳＧ(undoped silicate glass)、ＰＳＧ(phospho
rous silicate glass)、ＢＳＧ(borosilicate glass)、
ＢＰＳＧ(borophosphorous silicate glass)等を用いる
ことができ、寄生容量をより一層低減するために、ＦＳ
Ｇ(fluorinated silicate glass)、ポリマーまたはＳＯ
Ｇ(spin on glass)のように誘電率が４以下の誘電膜を
用いることができる。また、層間絶縁膜３８はＣＶＤ
法、スパッタリング法、スピンコート法または蒸発法(e
vaporation)等にて形成できる。
【００２６】その後、図１３に示すように、層間絶縁膜
３８は、その表面が平坦化するようにＣＭＰまたはエッ
チバックされる。
【００２７】
【発明の効果】以上から詳細に説明した様に、本発明に
よれば、ダマシン方式にて形成された配線３６ａ、３６
ｂ間にエアギャップが形成されることで、配線３６ａ、
３６ｂ間のキャパシタンスを低減できる。これにより、
デバイスの信号遅延及びクロストークを防止できる。
【００２８】また、ダマシン方式によって配線３６ａ、
３６ｂが形成されることで、電子移動及びストレス移動
を防止できる。よって、金属配線の信頼性が改善され
る。
【図面の簡単な説明】
【図１】従来技術による配線間エアギャップの形成方法
の一段階を説明する断面図
【図２】従来技術による配線間エアギャップの形成方法
の一段階を説明する断面図
【図３】従来技術による配線間エアギャップの形成方法
の一段階を説明する断面図
【図４】従来技術による配線間エアギャップの形成方法
の一段階を説明する断面図
【図５】従来技術によるダマシン方式を用いた配線形成
方法の一段階を説明する断面図
【図６】従来技術によるダマシン方式を用いた配線形成
方法の一段階を説明する断面図
【図７】従来技術によるダマシン方式を用いた配線形成
方法の一段階を説明する断面図
【図８】本発明によるエアギャップを備えた配線の形成
方法の一段階を説明するための断面図
【図９】本発明によるエアギャップを備えた配線の形成
方法の一段階を説明するための断面図
【図１０】本発明によるエアギャップを備えた配線の形
成方法の一段階を説明するための断面図
【図１１】本発明によるエアギャップを備えた配線の形
成方法の一段階を説明するための断面図
【図１２】本発明によるエアギャップを備えた配線の形
成方法の一段階を説明するための断面図
【図１３】本発明によるエアギャップを備えた配線の形
成方法の一段階を説明するための断面図
【符号の説明】
３０ 半導体基板 ３２ 下地層 ３４ 犠牲層 ３６ 銅金属膜（導電層） ３６ａ，３６ｂ 配線 ３８ 層間絶縁膜 ３９ エアギャップ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 下地層を含む半導体基板上に犠牲層を形
    成する段階；前記犠牲層の所定部分をパターニングする
    段階；前記犠牲層間の空間に導電層を埋め込み、配線を
    形成する段階；前記犠牲層を選択的に除去する段階；及
    び、 前記配線間の空間にエアギャップが形成されるように層
    間絶縁膜を形成する段階を含むことを特徴とする半導体
    素子の配線構造の製造方法。
  2. 【請求項２】 下地層を含む半導体基板上に犠牲層を形
    成する段階；前記犠牲層の所定部分をパターニングする
    段階、このパターニング段階において、パターニングさ
    れた前記犠牲層の側壁がテーパ形態になるようにパター
    ニングされる；前記犠牲層上に、前記犠牲層間の空間が
    十分に充填されるように導電層を形成する段階；前記導
    電層を前記犠牲層の表面が露出するように除去して、前
    記犠牲層間の空間に配線を形成する段階、この配線形成
    段階において、前記配線の側壁は前記犠牲層の側壁によ
    って逆テーパ形態を持つ；前記犠牲層を選択的に除去す
    る段階；及び、 前記配線上に前記配線間の空間にエアギャップが形成さ
    れるように層間絶縁膜を形成する段階を含むことを特徴
    とする半導体素子の配線構造の製造方法。
  3. 【請求項３】 前記犠牲層のパターニング段階では、前
    記犠牲層の側壁がテーパ形態になるように、犠牲層の線
    幅が下部に行くにつれて広くなるようにパターニングさ
    れることを特徴とする請求項１に記載の半導体素子の配
    線構造の製造方法。
  4. 【請求項４】 前記層間絶縁膜はＵＳＧ(undoped silic
    ate glass)、ＰＳＧ(phosphorous silicate glass)、Ｂ
    ＳＧ(borosilicate glass)、ＢＰＳＧ(borophosphorous
    silicate glass)、ＦＳＧ(fluorinated silicate glas
    s)、ポリマー及びＳＯＧ(spin on glass)膜のいずれか
    一つであることを特徴とする請求項１または２に記載の
    半導体素子の配線構造の製造方法。
  5. 【請求項５】 前記層間絶縁膜は誘電率が４以下の低誘
    電膜であることを特徴とする請求項４記載の半導体素子
    の配線構造の製造方法。
  6. 【請求項６】 前記層間絶縁膜は、ＣＶＤ、スパッタリ
    ング、スピンコート及び蒸発法のいずれか一つで形成す
    ることを特徴とする請求項４記載の半導体素子の配線構
    造の製造方法。
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