TW495913B - An interconnect structure of a semiconductor device with an air gap and method of manufacturing the same - Google Patents

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Description

495913 A7 B7 五、發明說明( 發明領域 本發明主要是有關於一種半導體元件中 具有空氣間隔之内連接結構及形成該結構之 方法,更詳細的尤其是有關於一種藉由鑲嵌 (damascene)方式形成之内連接結構,其具有 空氣間隔結構及形成該結構之方法。 發明背景: 近來,金屬内連接間隔與線寬隨著半導體 元件高積集度的比例持續減少。金屬内連接間 隔一旦減少,金屬内連接間之電容即增加而引 起信號延遲,並與緊鄰之内連接產生交調失 真。 習知已有許多用以減低金屬内連接間寄 生電容之提案。其中一種方法係使用具有低介 電層之絕緣層作為内連接間絕緣層。 亦即,因電容與絕緣層之介電常數(k)成 比例,故使用介電常數低於氧化矽層(S i 0 2)之 介電常數(k = 4 . 1 )的 F S G ( f 1 u 〇 r i n a t e d silicate glas,SixOFy,k = 3.4 〜4.1) 或 HSQ(hydrogeb silsesquioxane,k = 2.9)等各種物質作為内連接 間絕緣。 然而,為滿足此方法絕緣層之介電常數必 須減低至約3左右,容易導致工程複雜化及提 高成本。而且,相對於高積集化之要求,上述 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 請 先 閱 讀 背 面 之 注 意 事 項 頁 經濟部智慧財產局員工消費合作社印製 -2- 495913 A7 B7__ 五、發明說明(2) 介電常數並非非常小之數值。 (請先閱讀背面之注意事項寫本頁) 因而有在緊鄰之金屬内連接間使用空氣間 隔(air gap),使内連接間介電常數約為1之提 案。第1A圖至第1D圖其所繪示為一般使用介 於緊鄰之内連接間之空氣間隔的方法。 首先,請參照第1 A圖,於半導體基底1 0上 形成含特定電路圖之底層12。於第1絕緣層12 上沉積金屬内連接用金屬層1 4。金屬層1 4係使 用鋁金屬層作為大部分的金屬内連接材料。以 眾所週知之微影作業,於金屬層1 4上形成用以 限制金屬内連接之光阻圖案1 6。 •請參照第1 B圖,藉光阻圖案1 6金屬層1 4 定義而形成金屬内連接14a、14b。其後,藉眾 所週知之方法除去光組圖案1 6。 如第1C圖其所繪示,於金屬内連接14a、 14b 上以 PECVD(plasma enhanced chemica vapor d e p o s i t i ο η )方式形成層間絕緣層1 8。此 時,沉積形成層間絕緣層1 8使金屬内連接 14a、14b下方較上方厚,於金屬内連接14a、 經濟部智慧財產局員工消費合作社印製 1 4 b間之層間絕緣層1 8内形成空氣間隔1 9。而 且,以P E C V D方式形成之層間絕緣層1 8因產生 階梯差而部分具有拓樸(topology)。 接著,如第1D圖其所繪示,藉 CMP(chemical mechanical ρ ο 1 i s h i n g )方式研 磨具有拓樸之層間絕緣層1 8表面進行磨平作 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 495913 A7 B7_ 五、發明說明(3) 發明目的及概述: 但是,習知所使用之金屬内連接材料-銘,如眾所週知一般具有電致移動 (electromigration) 或 由 應 力 導致移 動 (s t r e s s m i g r a t i ο η )等各種慢性問題,故容易導 致斷電。因此,現在使用電致移動與由應力導 致移動問題較少之銅金屬作為内連接材料。然 而,銅金屬具有不易藉蝕刻作業形成金屬内連 接之缺點。故,形成金屬内連接作為銅金屬 時,·藉由鑲嵌方式形成金屬内連接。 第2 Α圖至第2 C圖其所繪示為用以說明習 知技術中藉鑲嵌方式之銅金屬内連接形成方 法剖面圖。 請參照第2A圖,於半導體基底20上之底 層2 2上形成層間絕緣層2 4。蝕刻層間絕緣層2 4 使形成金屬内連接之部分成開口狀。 接著,如第2 B圖其所繪示,於層間絕緣層 2 4上形成銅金屬層2 6使層間絕緣層2 4間之空 間充分充電。 請參照第2 C圖,化學機械研磨銅金屬層2 6 以露出層間絕緣層2 4表面,形成埋入於層間絕 緣層24間之銅金屬内連接26a、26b。 然而,藉鑲嵌方式之金屬内連接方法係, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4- (請先閱讀背面之注意事項寫本頁) 裝--------訂---------肇 495913 A7 B7 五、發明說明( 不不 故, ,此 層因 緣 。 絕隔 間間 層氣 成空 形成 先形 前内 接24 連層 内緣 屬絕 金間 成層 形於 於易 電 之 間 接 内 屬 金 於 成 形 式 方 嵌 鑲 藉 低 減。 易容 要 主 之 明 發 本 屬氣 金空 嵌 鑲 由 藉 種 一 成 ,形 此間 於接 鑑連 有内 是 就 的 式 方 於之 ,造 在製 隔 間 至 明 發 本 的 i 他 其 及 述 上 成 達 為 牲處 犧化 成案 形圖 上行 底施 基分 體部 導定 半特 之層 層 牲 Μ 犧 有該 含對 於; : 含步 包的的 少層理 成; 形觸 , 步 層的 電層 導牲 入犧 埋去 間除 空地 之性 間擇 層選 牲·, 犧驟 該步 於的 ;接 驟連 步内
S 驟 步 的 間隔 層間 成氣 形空 及入 以埋 間 空 之 間 接 4tblJ 内 該 於 而 層 導定 半特 之層 層牲 底犧 有該 含對 於; :騾 含步 包的 少層 至牲 明犧 發成 本形 ,上 且 底 基 體 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 之, 義驟充 定步分 被的充 述層以 上電得 使導間 , 成空 驟形之 步;間 的態^ 理狀牲 處角犧 化錐該 案呈上 圖壁層 行側牲 施層犧 分牲該 部犧使 &色 導 該 去 除 犧接除 該連地 於内性 , 該擇 面使選 表 ,·, 層驟態 牲步狀 犧的錐 該層倒 ά 電呈 露導壁 層成側 電形層 間牲 空犧 之該 間藉 層壁 牲側 該 於 而 層 緣 絕 間 層 成 形 及 以 般 1 隔 間: 氣含 空包 成少 •, 形至 驟間明 步空發 的之本 層間, 牲接且 犧連 去内 驟 步 的 底 基 體 導 半 含 其 n im§ ϋ ϋ-,備 MM· IW ew MM* MV IW Μ·* I t t 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 495913 A7 B7_ 五、發明說明(5) 有底層;内連接,該半導體基底底層上至少一 處以上依特定間隔配置,且其線寬越向下越 窄;以及層間絕緣層,覆蓋内連接上方與側壁 面,並於内連接間具有空氣間隔。 圖式簡單說明: 第1 A圖至第1 D圖為用以說明習知技術中導電 層間空氣間隔之形成方法剖面圖。 第2 A圖至第2 C圖為用以說明習知技術中藉鑲 嵌方式之金屬内連接形成方法剖面圖。 第3 A圖至第3 F圖為用以說明本發明中藉鑲嵌 •方式於内連接間形成空氣間隔之方法剖 面圖 。 圖號對照說明: 10 半 導 體 基 底 12 底 層 14 金 屬 層 14a 金 屬 内 連 接 14b 金 屬 内 連 接 16 光 阻 圖 案 18 層 間 絕 緣 層 19 空 氣 間 隔 20 半 導 體 基 底 22 底 層 2 4 層 間 絕 緣 層 26 銅 金 屬 層 26a 銅 金 屬 内 連接 26b 銅 金 屬 内 連接 3 0 半 導 體 基 底 3 2 底 層 3 4 犧 牲 層 3 6 導 電 層 3 6a 内 連 接 3 6b 内 連 接 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) T -n — ·ϋ —ϋ ϋ ϋ an J t n Hi n Hi n an n I - 495913 A7 B7 五、發明說明( 6 經濟部智慧財產局員工消費合作社印制衣 3 8 層間絕緣層 發明詳細說明: 請參照第3 A圖,於半導體基底3 0上形成底 層3 2。此時,底層3 2係具備如同Μ 0 S電晶體一 般之電路圖的氧化層,或形成於半導體基底30 表面之電容器。犧牲層34形成於底層32上。犧 牲層3 4係與底層3 2之蝕刻速度具有明顯差異 之物質,例如:PSG(phospho-silicate glass)物 質,或例如:以P E C V D方式形成。犧牲層3 4最 好具備與其後形成之金屬内連接相同之厚 度。而後,触刻犧牲層3 4使金屬内連接之特定 領域開放。此時,犧牲層3 4側壁呈錐角狀態與 底層3 2表面傾斜。亦即,剩餘之犧牲層3 4上側 線寬較下側線寬窄。 此後,如第3 B圖所示,於錐角狀態之犧牲 層3 4上形成用以使犧牲層3 4間之空間充分充 電之導電層36,例如銅金屬層。除了銅金屬層 以外,可使用鋁層、矽化物或具備導電性之多 晶矽等作為導電層3 6,例如:以C V D ( c h e m i c a 1 vapor deposition) 或 PVD(physical vapor deposition) o 接著,請參照第3 C圖,藉C Μ P或蝕刻作業 除去導電層36露出犧牲層34表面,而形成埋入 犧牲層3 4間之内連接3 6 a、3 6 b。此時,内連接 3 6 a、3 6 b側壁如同犧牲層3 4 —般具有倒錐 39 空氣間隔 請 先 閱 讀 背 S 之 注 意 事 項 寫 本 頁 I I訂 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 495913 A7 B7 五、發明說明( (inverse-tapered)狀態 。 然後,如第3 D圖其所繪示,藉一般之乾蝕 刻或濕钱刻除去犧牲層3 4。此時,因犧牲層3 4 具有與底層32及内連接36a、36b明顯不同之蝕 刻速度,故可選擇性地除去。藉此,底層32 之上僅餘越向上側線寬越寬之内連接36a、 36b 〇 請參照第3 Ε圖,形成内連接3 6 a、3 6 b之底 層3 2上形成有層間絕緣層3 8。層間絕緣層3 8 内,藉内連接36a、36b之形態於内連接36a、 3 6 b間形成有空氣間隔3 9。亦即,層間絕緣層 38因·内連接上方之露出多於下方,故内連接 36a、36b上方沉積速度較下方快,而與緊鄰之 上方層間絕緣層相接。因此,隨著倒錐形態形 成内連接,層間絕緣層3 8内較容易形成空氣間 隔3 9。此時,層間絕緣層3 8因内連接3 6 a、3 6 b 之高度差具有拓樸。而且,可使用 USG(undoped silicate glass) 、 PSG(phos-phoros silicate glass)、 BSG(boro silicate glass) 、 BPSG(borophosphoros silicate glass)等作為層間絕緣層38,為了更 加減低寄生電容,可使用如FSG(fluorinated silicate glass)、聚合物或 SOG(spin on glass) 一般介電常數低於4之介電層。而且,可藉CVD 法、滅鍍法、旋塗法或蒸鍍法(e v a ρ 〇 r a t i ο η )等 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 請 先 閱 讀 背 面 之 注 意 事 項 再, 寫 本 頁 訂 經濟部智慧財產局員工消費合作社印製 495913 A7 _B7___ 五、發明說明(8) 形成層間絕緣層3 8。 此後,如第3 F圖其所繪示,藉C Μ P或蝕刻 對層間絕緣層3 8表面進行平坦化。 發明功效: 如上述詳細說明所述,藉由本發明,於以 鑲嵌方式形成之内連接3 6 a、3 6 b間形成空氣間 隔,可減低内連接3 6 a、3 6 b間之電容。藉此, 可防止驅動器信號延遲與交調失真。 而且,因藉鑲嵌方式形成内連接36a、36b,可 防止電致移動與由應力導致移動。故,可改善 金脣内連接之可靠性。 經濟部智慧財產局員工消費合作社印製 -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 495913 A8 B8 C8 D8 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 1 . 一種半導體元件内連接結構之形成方法,至 少包含: 於含有一底層之一半導體基底上形成一犧 牲層的步驟; 對定義該犧牲層特定部分施行圖案化處理 的步驟; 於該犧牲層間之空間埋入一導電層,形成 一内連接的步驟; 選擇性地除去該犧牲層的步驟;以及 形成一層間絕緣層而於該内連接間之空間 埋入空氣間隔的步驟。 2 .如申請專利範圍第1項所述之半導體元件内 連接結構之形成方法,其中對該犧牲層施行 圖案化處理的步驟係使上述犧牲層側壁呈 錐角狀態,而定義為上述犧牲層之線寬越向 下越寬。 3 .如申請專利範圍第1項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係 , USG(undoped silicate glass) 、 PSG(phos-phoros silicate glass)、BSG(boro silicate glass) 、 BPSG(borophosphoros silicate glass) 、 FSG(fluorinated silicate glass)、聚合物及 SOG(spin on glass)層之中 請 先 閱 讀 背 面 之 注 意 事 項 再
    t I I 訂 ΐ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -10- 495913 A8 B8 C8 D8 申請專利範圍 一種 4 .如申請專利範圍第3項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係,介電常數低於4之低介電層。 5 .如申請專利範圍第3項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係由C V D法、濺鍍法、旋塗法及蒸鍍法之中 一種方法形成。 請 先 閱 讀 背 © 之 注 意 事 項 Η 頁 I 經濟部智慧財產局員工消費合作社印製 至 牲 的層 犧 犧使; 連 , 犧 理牲 該 該,態 内 法 一 處犧 上 於中狀 該 方 成 化該 層 ,驟錐及上 成 形 案之 牲 面步倒以接 形 上 圖理 犧 表的呈;連 之 底 行處 該;層該壁驟内 構 基 施化 使電牲線側步該 結 體 分案 ,充犧連層的於 接 導 部圖 驟分該内牲層而 連 半 定行 步充出該犧牲層 内 之 特施·,的以露成該犧緣 件 層 層被態層得層形藉該絕 元 底 牲該狀電間電間壁去間 體 一;犧使角導空導空#除層 導:有驟該,錐一 之該之接地一 半含含步對中呈成間去間連性成 種包於的於驟壁形層除層内擇形 一少 層 步側 牲 牲該選 —訂--------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -11 - 495913 A8 B8 C8 D8 六、申請專利範圍 接間之空間形成空氣間隔的步驟。 7 .如申請專利範圍第6項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係 , USG(undoped silicate glass) 、 PSG(phos-phoros silicate glass)、BSG(boro silicate glass) 、 BPSG(borophosphoros silicate glass) 、 FSG(fluorinated silicate glass)、聚合物及 SOG(spin on glass)層之中 種 0 8 .如申請專利範圍第7項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係,介電常數低於4之低介電氧化層。 9 .如申請專利範圍第7項所述之半導體元件内 連接結構之形成方法,其中上述層間絕緣層 係由C V D法、濺鍍法、旋塗法及蒸鍍法之中 請 先 閱 讀 背 面 之 注 意 事 項 再
    頁 訂 i 經濟部智慧財產局員工消費合作社印製 成 形 法 方 種 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -12-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960272B2 (en) 2002-10-24 2011-06-14 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297471B1 (en) 2003-04-15 2007-11-20 Idc, Llc Method for manufacturing an array of interferometric modulators
KR100909855B1 (ko) * 2002-07-15 2009-07-28 크로스텍 캐피탈, 엘엘씨 크로스토크를 방지할 수 있는 이미지센서 및 그 제조 방법
JP4052950B2 (ja) 2003-01-17 2008-02-27 Necエレクトロニクス株式会社 半導体装置の製造方法
TW570896B (en) 2003-05-26 2004-01-11 Prime View Int Co Ltd A method for fabricating an interference display cell
TW593126B (en) 2003-09-30 2004-06-21 Prime View Int Co Ltd A structure of a micro electro mechanical system and manufacturing the same
KR101354520B1 (ko) 2004-07-29 2014-01-21 퀄컴 엠이엠에스 테크놀로지스, 인크. 간섭 변조기의 미소기전 동작을 위한 시스템 및 방법
TW200628877A (en) * 2005-02-04 2006-08-16 Prime View Int Co Ltd Method of manufacturing optical interference type color display
JP4956919B2 (ja) 2005-06-08 2012-06-20 株式会社日立製作所 半導体装置およびその製造方法
KR100712517B1 (ko) * 2005-07-14 2007-04-30 삼성전자주식회사 에어 갭 구조를 갖는 반도체 소자의 인터포저
WO2007013992A1 (en) 2005-07-22 2007-02-01 Qualcomm Incorporated Support structure for mems device and methods therefor
EP2495212A3 (en) 2005-07-22 2012-10-31 QUALCOMM MEMS Technologies, Inc. Mems devices having support structures and methods of fabricating the same
CA2616268A1 (en) 2005-07-22 2007-02-01 Qualcomm Incorporated Mems devices having support structures and methods of fabricating the same
JP4731262B2 (ja) 2005-09-22 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法
US7795061B2 (en) 2005-12-29 2010-09-14 Qualcomm Mems Technologies, Inc. Method of creating MEMS device cavities by a non-etching process
US7382515B2 (en) 2006-01-18 2008-06-03 Qualcomm Mems Technologies, Inc. Silicon-rich silicon nitrides as etch stops in MEMS manufacture
US7763546B2 (en) 2006-08-02 2010-07-27 Qualcomm Mems Technologies, Inc. Methods for reducing surface charges during the manufacture of microelectromechanical systems devices
KR100829603B1 (ko) * 2006-11-23 2008-05-14 삼성전자주식회사 에어 갭을 갖는 반도체 소자의 제조 방법
KR100867631B1 (ko) * 2007-02-01 2008-11-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7733552B2 (en) 2007-03-21 2010-06-08 Qualcomm Mems Technologies, Inc MEMS cavity-coating layers and methods
US7719752B2 (en) 2007-05-11 2010-05-18 Qualcomm Mems Technologies, Inc. MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same
US8068268B2 (en) 2007-07-03 2011-11-29 Qualcomm Mems Technologies, Inc. MEMS devices having improved uniformity and methods for making them
JP5342811B2 (ja) * 2008-06-09 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法
KR101038388B1 (ko) * 2009-01-29 2011-06-02 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
US7864403B2 (en) 2009-03-27 2011-01-04 Qualcomm Mems Technologies, Inc. Post-release adjustment of interferometric modulator reflectivity
JP5537137B2 (ja) * 2009-12-10 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8659816B2 (en) 2011-04-25 2014-02-25 Qualcomm Mems Technologies, Inc. Mechanical layer and methods of making the same
JP6295802B2 (ja) 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
KR20170013939A (ko) 2014-05-29 2017-02-07 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. 공극 형성용 조성물, 그 조성물을 사용하여 형성된 공극을 구비한 반도체 장치, 및 그 조성물을 사용한 반도체 장치의 제조방법
WO2016017678A1 (ja) 2014-07-31 2016-02-04 メルクパフォーマンスマテリアルズマニュファクチャリング合同会社 犠牲膜用組成物、およびその製造方法、ならびにその組成物を用いて形成された空隙を具備した半導体装置、およびその組成物を用いた半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960272B2 (en) 2002-10-24 2011-06-14 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US8334588B2 (en) 2002-10-24 2012-12-18 Megica Corporation Circuit component with conductive layer structure

Also Published As

Publication number Publication date
JP3813424B2 (ja) 2006-08-23
KR20010019812A (ko) 2001-03-15
KR100307490B1 (ko) 2001-11-01
JP2001085519A (ja) 2001-03-30

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