JPS63173341A - 半導体装置 - Google Patents
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- JPS63173341A JPS63173341A JP62306824A JP30682487A JPS63173341A JP S63173341 A JPS63173341 A JP S63173341A JP 62306824 A JP62306824 A JP 62306824A JP 30682487 A JP30682487 A JP 30682487A JP S63173341 A JPS63173341 A JP S63173341A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10S148/15—Silicon on sapphire SOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は共通の基板中又は基板上に個別に形成した多数
の素子からなる形式の半導体装置に関る、。個々の素子
がしばしば論理装置又はスイッチであるため、このよう
な装置は一般にゲートアレイと呼ばれている。
の素子からなる形式の半導体装置に関る、。個々の素子
がしばしば論理装置又はスイッチであるため、このよう
な装置は一般にゲートアレイと呼ばれている。
［従来技術及びその問題点］
シリコンなどの半導体材料の共通基板に多数の素子を個
別に形成る、場合、一般に、素子間に若干の間隔を設け
て、動作時に望ましくない漏れ電流が素子間に発生し、
これが半導体材料基板に流れる傾向を抑える必要がある
。
別に形成る、場合、一般に、素子間に若干の間隔を設け
て、動作時に望ましくない漏れ電流が素子間に発生し、
これが半導体材料基板に流れる傾向を抑える必要がある
。
ゲートアレイ内の素子充填密度は、絶縁基板に形成され
た独立分離アイランドとして素子を形成る、ことによっ
て高くできる。今のところ、このような装置は、代表例
を挙げれば、温度係数をもつ不活性な絶縁材料であり、
かつ結晶構造がシリコンのそれとコンパチブルであるサ
ファイアからなる共通基板上に支持したエピタキシャル
シリコンの小さなアイランドから構成されている。各素
子間を相互に電気的に接続る、ために、通常、素子列間
に間隔を設けて、素子列間に、電気トラックを設けるこ
とができる比較的広いチャネルを形成る、か、あるいは
半導体素子上に電気トラックを走らせている。後者の場
合、半導体素子が犠牲になる上に、電気トラックが半導
体材料の分離アイランドの勾配の大きい側壁上を通るこ
とから、導電トラックの電気的連続性を維持る、必要が
あるため、加工上の困難がある。前者の場合、ゲートア
レイに高充填密度の論理素子を設けるメリットが大きく
阻害される。というのは、利用できる表面積の多くを予
め電気的相互接続に割当てると共に、装置に割当てられ
る機能のためにも十分なスペースが利用できなければな
らないからである。
た独立分離アイランドとして素子を形成る、ことによっ
て高くできる。今のところ、このような装置は、代表例
を挙げれば、温度係数をもつ不活性な絶縁材料であり、
かつ結晶構造がシリコンのそれとコンパチブルであるサ
ファイアからなる共通基板上に支持したエピタキシャル
シリコンの小さなアイランドから構成されている。各素
子間を相互に電気的に接続る、ために、通常、素子列間
に間隔を設けて、素子列間に、電気トラックを設けるこ
とができる比較的広いチャネルを形成る、か、あるいは
半導体素子上に電気トラックを走らせている。後者の場
合、半導体素子が犠牲になる上に、電気トラックが半導
体材料の分離アイランドの勾配の大きい側壁上を通るこ
とから、導電トラックの電気的連続性を維持る、必要が
あるため、加工上の困難がある。前者の場合、ゲートア
レイに高充填密度の論理素子を設けるメリットが大きく
阻害される。というのは、利用できる表面積の多くを予
め電気的相互接続に割当てると共に、装置に割当てられ
る機能のためにも十分なスペースが利用できなければな
らないからである。
［発明の目的及び要約］
本発明の目的は改良半導体装置を提供る、ことにある。
本発明の第１聾様によれば、半導体セルを規則的に配置
したアレイにおいて該セルの一部を取除いて部分充填ア
レイを構成る、共に、空位位置を相補的に分布させたア
レイと、該アレイを構成る、セルを相互接続し、そして
該空位位置を少なくとも部分的に横断る、導電トラック
のパターンを備えた絶縁プレーナ基板を有る、半導体装
置が提供される。
したアレイにおいて該セルの一部を取除いて部分充填ア
レイを構成る、共に、空位位置を相補的に分布させたア
レイと、該アレイを構成る、セルを相互接続し、そして
該空位位置を少なくとも部分的に横断る、導電トラック
のパターンを備えた絶縁プレーナ基板を有る、半導体装
置が提供される。
本発明の第２傅様によれば、半導体素子を有し、かつ絶
縁基板に形成された半導体アイランドセルを規則的に密
に配置したアレイを形成る、工程、所定のセルを取除い
て、部分充填アレイを残す工程、そしてセルを取除いた
位置に少なくとも部分的に重なるように、残りのセルを
電気的に相互接続る、工程からなる半導体装置の製造方
法が提供される。
縁基板に形成された半導体アイランドセルを規則的に密
に配置したアレイを形成る、工程、所定のセルを取除い
て、部分充填アレイを残す工程、そしてセルを取除いた
位置に少なくとも部分的に重なるように、残りのセルを
電気的に相互接続る、工程からなる半導体装置の製造方
法が提供される。
［発明の効果及び作用］
従って、所定サイズの絶縁基板に対して、原理的には、
最大数のセルを密に充填されたアレイとして配置できる
。各セルの複数の半導体素子は、基板表面の半導体材料
のアイランドに形成される。隣接セル間の間隔は、該セ
ル間を十分に電気的に分離できる程度であればよく、実
際には、この間隔は、選択した基板の絶縁性が非常にす
ぐれ、かつその表面が十分にクリーン処理化されている
か、不動態化されているならば、極めて小さくできる。
最大数のセルを密に充填されたアレイとして配置できる
。各セルの複数の半導体素子は、基板表面の半導体材料
のアイランドに形成される。隣接セル間の間隔は、該セ
ル間を十分に電気的に分離できる程度であればよく、実
際には、この間隔は、選択した基板の絶縁性が非常にす
ぐれ、かつその表面が十分にクリーン処理化されている
か、不動態化されているならば、極めて小さくできる。
半導体セルのアレイを相互接続していない状態で完成し
た後は、例えばシリコンの酸化物などの絶縁材料の不活
性層で被覆る、のが好適である。完成アレイは、必要に
なるまで、保管できる。この段階では、半導体装置には
機能が割当てられていなく、この装置は汎用性を備え、
完全に充填された規則的なアレイからなる。ゲートアレ
イが発揮すべき機能を半導体装置に割当てると、この機
能を最も効率のよい方法で、あるいは最も便利な方法で
発揮させるセルを選択保持し、これら選択セルに相互接
続る、のに必要なセル占有位置を除く。これらセルは、
例えば適当な化学エンッチング法又はプラズマエツチン
グ法によって取除き、大きな又は急激な段部をもたない
スムーズは平面として空位位置を残す。
た後は、例えばシリコンの酸化物などの絶縁材料の不活
性層で被覆る、のが好適である。完成アレイは、必要に
なるまで、保管できる。この段階では、半導体装置には
機能が割当てられていなく、この装置は汎用性を備え、
完全に充填された規則的なアレイからなる。ゲートアレ
イが発揮すべき機能を半導体装置に割当てると、この機
能を最も効率のよい方法で、あるいは最も便利な方法で
発揮させるセルを選択保持し、これら選択セルに相互接
続る、のに必要なセル占有位置を除く。これらセルは、
例えば適当な化学エンッチング法又はプラズマエツチン
グ法によって取除き、大きな又は急激な段部をもたない
スムーズは平面として空位位置を残す。
例えば、これら位置において、半導体材料を完全に除去
る、と、プレーナ基板の元の平面が現れる。この平面は
、導電トラック、特に複層相互接続パターンを直ちに形
成る、のに好適であり、この加工処理は極めて容易であ
る。
る、と、プレーナ基板の元の平面が現れる。この平面は
、導電トラック、特に複層相互接続パターンを直ちに形
成る、のに好適であり、この加工処理は極めて容易であ
る。
相互接続パターンの利用される空位位置は、ゲートの利
用できるアレイを最も効率よく使用できるように選択で
き、また選択保持したセルの配置及び空位位置のパター
ンを異なる回路要件又は機能に応じて最適化できる。こ
の方法によれば、複雑なあるいは望ましくない相互接続
方法に頼ることなく、利用できる数の半導体セルを最も
効率よく使用できる。
用できるアレイを最も効率よく使用できるように選択で
き、また選択保持したセルの配置及び空位位置のパター
ンを異なる回路要件又は機能に応じて最適化できる。こ
の方法によれば、複雑なあるいは望ましくない相互接続
方法に頼ることなく、利用できる数の半導体セルを最も
効率よく使用できる。
［発明の好適な実施態様］
以下、例示のみを目的として添付した図面について本発
明の好適な実施態様を説明していく。
明の好適な実施態様を説明していく。
第１図は、部分充填状態にある規則的ゲートアレイを示
す図であり、そして 第２図は、このような装置の小さな部分の断面図である
。
す図であり、そして 第２図は、このような装置の小さな部分の断面図である
。
第１図及び第２図において、２０はシリコンのゲート群
を形成したサファイアからなる基板である。完全充填ア
レイをもつゲートアレイは現在公知であるため、サファ
イアなどの絶縁基板にエピタキシャルシリコンの独立ア
イランドセルのパターンを形成る、方法を詳しく説明る
、必要はないと考えられるが、簡単に言えば、サファイ
アのクリーン処理化平坦なプレーナ基板をベースとして
使用して、適当なガスから蒸着によってエピタキシャル
シリコンを成長させる。サファイアの結晶構造は単結晶
シリコンのそれと十分に似ているので、成長に従って、
エピタキシャルシリコンの層内に結晶構造を正確に形成
できる。サファイアの接触面においては完全な規則的構
造を形成しないにも拘わらず、エピタキシャルシリコン
の結晶構造の質は厚みと共に向上し、そして層の厚みが
十分になると、許容できるほどすぐれた規則度が得られ
る。
を形成したサファイアからなる基板である。完全充填ア
レイをもつゲートアレイは現在公知であるため、サファ
イアなどの絶縁基板にエピタキシャルシリコンの独立ア
イランドセルのパターンを形成る、方法を詳しく説明る
、必要はないと考えられるが、簡単に言えば、サファイ
アのクリーン処理化平坦なプレーナ基板をベースとして
使用して、適当なガスから蒸着によってエピタキシャル
シリコンを成長させる。サファイアの結晶構造は単結晶
シリコンのそれと十分に似ているので、成長に従って、
エピタキシャルシリコンの層内に結晶構造を正確に形成
できる。サファイアの接触面においては完全な規則的構
造を形成しないにも拘わらず、エピタキシャルシリコン
の結晶構造の質は厚みと共に向上し、そして層の厚みが
十分になると、許容できるほどすぐれた規則度が得られ
る。
多数の電界効果トランジスタ、そして抵抗器からなる論
理アレイは、マスキング及び拡散からなる従来公知の半
導体加工法によってエピタキシャルシリコン内に形成で
きる。各セルを完成し、そしてこのセル内への半導体装
置の組込みを仕上げてから、ライン２Ｉ及び２２に沿っ
て長手方向溝をエピタキシャルシリコンにエツチングに
よって形成し、エピタキシャルシリコンの層を分割して
、サファイア基板によって電気的に相互に分離された多
数の小さな、電気的に独立したアイランドを形成る、。
理アレイは、マスキング及び拡散からなる従来公知の半
導体加工法によってエピタキシャルシリコン内に形成で
きる。各セルを完成し、そしてこのセル内への半導体装
置の組込みを仕上げてから、ライン２Ｉ及び２２に沿っ
て長手方向溝をエピタキシャルシリコンにエツチングに
よって形成し、エピタキシャルシリコンの層を分割して
、サファイア基板によって電気的に相互に分離された多
数の小さな、電気的に独立したアイランドを形成る、。
この工程の終了後、不動態化層、例えばシリコンの酸化
物系の不動態化層で、シリコン面の全体及びサファイア
の上面を被覆る、。この不活性不動態化層を所定位置に
設けると、半導体装置の電気的特性を劣化させることな
く半導体装置を必要に応じて保管できる。
物系の不動態化層で、シリコン面の全体及びサファイア
の上面を被覆る、。この不活性不動態化層を所定位置に
設けると、半導体装置の電気的特性を劣化させることな
く半導体装置を必要に応じて保管できる。
原理的に、ゲートアレイは汎用装置であり、その機能は
主に各ゲートの相互接続方法及び外部接続方法によって
定まる。従って、ある所定のゲートアレイはかなり広範
囲にわたって異なる電気的機能を発揮できる。不必要な
無駄をさけるためには、アレイを構成る、半導体装置を
最も効率よく使用る、ことが望ましい。
主に各ゲートの相互接続方法及び外部接続方法によって
定まる。従って、ある所定のゲートアレイはかなり広範
囲にわたって異なる電気的機能を発揮できる。不必要な
無駄をさけるためには、アレイを構成る、半導体装置を
最も効率よく使用る、ことが望ましい。
本発明によれば、半導体装置の所定セルを取除いて、電
気的相互接続パターンを構成る、が、このパターンのル
ートは、半導体装置の機能を一旦割当てた後に、選択る
、。一般に、部分充填アレイに止どまっている動作セル
群の配置（ｇｒｏｕｐｉｎｇ ）を最適化できるように
、相互接続パターンを選択る、。例えば、隣接セルのブ
ロックは共通処理機能などに寄与る、。第１図において
、斜線部は、電気的相互接続パターンを構成る、ために
シリコンアイランドを取除いた空位位置を示す。有利に
は、短い列又はカラムの空位位置をアレイの内部深く侵
入る、ように形成して、最も内側のセルに容易かっ好便
に電気的にアクセスできるようにる、。動作セルによっ
て囲まれた空位位置は共通電気的接続点として使用る、
のが便利である。
気的相互接続パターンを構成る、が、このパターンのル
ートは、半導体装置の機能を一旦割当てた後に、選択る
、。一般に、部分充填アレイに止どまっている動作セル
群の配置（ｇｒｏｕｐｉｎｇ ）を最適化できるように
、相互接続パターンを選択る、。例えば、隣接セルのブ
ロックは共通処理機能などに寄与る、。第１図において
、斜線部は、電気的相互接続パターンを構成る、ために
シリコンアイランドを取除いた空位位置を示す。有利に
は、短い列又はカラムの空位位置をアレイの内部深く侵
入る、ように形成して、最も内側のセルに容易かっ好便
に電気的にアクセスできるようにる、。動作セルによっ
て囲まれた空位位置は共通電気的接続点として使用る、
のが便利である。
第２図において、ザファイアの基板２０に、シリコンの
ちょうど３つの独立アイランド３０．３１および３２を
支持る、。ただし言うまでもなく、実際には、これ以上
のアイランドがある。絶縁材料の不動態化層は図示して
いないが、電気的相互接続トラックは３３で図示しであ
る。図示のように、空位位置３４は、３つの長手方向に
配設した電気的相互接続トラック３５．３６および３７
によって、そして薄い絶縁層３９により分離された被覆
トラック３８によって占められている。
ちょうど３つの独立アイランド３０．３１および３２を
支持る、。ただし言うまでもなく、実際には、これ以上
のアイランドがある。絶縁材料の不動態化層は図示して
いないが、電気的相互接続トラックは３３で図示しであ
る。図示のように、空位位置３４は、３つの長手方向に
配設した電気的相互接続トラック３５．３６および３７
によって、そして薄い絶縁層３９により分離された被覆
トラック３８によって占められている。
このような装置は、トラックが必ず金属であるため、複
層金属化と呼ばれている。リンク４０が絶縁層３９を貫
通して、２つの金属化層を電気的に接続している。例え
ばアルミニウム又は金からなるこれらトラックを平坦な
基板に形成しているため、製作は比較的単純かつ簡単で
ある。実際、複しヴエル相互接続は広く使用されている
。従って、残っている能動セル上方の不動態化層の孔を
形成でき、複層金属化相互接続パターンを次の工程とし
て形成できる。
層金属化と呼ばれている。リンク４０が絶縁層３９を貫
通して、２つの金属化層を電気的に接続している。例え
ばアルミニウム又は金からなるこれらトラックを平坦な
基板に形成しているため、製作は比較的単純かつ簡単で
ある。実際、複しヴエル相互接続は広く使用されている
。従って、残っている能動セル上方の不動態化層の孔を
形成でき、複層金属化相互接続パターンを次の工程とし
て形成できる。
第１図は、部分充填状態の規則的−ゲートアレイを示す
図であり、そして 第２図は、このような装置の小さな部分の断面図である
。 図中、２０は基板、３０．３Ｉ及び３１２はシリコンア
イランド、３３．３５．３６．３７及び３８はトラック
、３４は空位位置、３９は薄い絶縁層、そして４０はリ
ンクである。 ＝１２＝ ｈ／ ？１ Ｆｔｃ、 ２゜
図であり、そして 第２図は、このような装置の小さな部分の断面図である
。 図中、２０は基板、３０．３Ｉ及び３１２はシリコンア
イランド、３３．３５．３６．３７及び３８はトラック
、３４は空位位置、３９は薄い絶縁層、そして４０はリ
ンクである。 ＝１２＝ ｈ／ ？１ Ｆｔｃ、 ２゜
Claims (8)
- （１）半導体セルを規則的に配置したアレイにおいて該
セルの一部を取除いて部分充填アレイを構成する共に、
空位位置を相補的に分布させたアレイと、該アレイを構
成するセルを相互接続し、そして該空位位置を少なくと
も部分的に横断する導電トラックのパターンを備えた絶
縁プレーナ基板を有する半導体装置。 - （２）該空位位置において、複層の導電トラックを該基
板に形成し、かつこれによって支持し、そして電気的絶
縁材料の介在層によって該複層の導電トラックを離した
、特許請求の範囲第１項に記載の半導体装置。 - （３）半導体素子を有し、かつ絶縁基板に形成された半
導体アイランドセルを規則的に密に配置したアレイを形
成する工程、所定のセルを取除いて、部分充填アレイを
残す工程、そしてセルを取除いた位置に少なくとも部分
的に重なるように、残りのセルを電気的に相互接続する
工程からなる半導体装置の製造方法。 - （４）所定のセルを取除いて、絶縁基板の表面を暴露す
るようにした、特許請求の範囲第３項に記載の方法。 - （５）該電気的相互接続を、該基板の表面に接触する金
属トラックの形で行い、第１相互接続層を構成する、特
許請求の範囲第３項又は第４項に記載の方法。 - （６）第１相互接続層に重なる電気的絶縁層に第２の金
属トラック層を形成することに よって第２の相互接続層を形成する、特許請求の範囲第
５項に記載の方法。 - （７）半導体アイランドセルを規則的に密に充填したア
レイの構成後、不活性な電気絶縁材料の不動態化層で該
セルを被覆した、特許請求の範囲第４〜６項のいずれか
１項に記載の方法。 - （８）該半導体装置に回路機能を割当て、該所定のセル
を取除いた後、該不動態化層に孔を空け、残りのセル間
を電気的に接続すると共に、電気的相互接続を構成する
、特許請求の範囲第７項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8629040 | 1986-12-04 | ||
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