JPS6030150A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6030150A JPS6030150A JP58139276A JP13927683A JPS6030150A JP S6030150 A JPS6030150 A JP S6030150A JP 58139276 A JP58139276 A JP 58139276A JP 13927683 A JP13927683 A JP 13927683A JP S6030150 A JPS6030150 A JP S6030150A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- film
- mesa
- epitaxial growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
+a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に所望導電型
のエピタキシアル成長層よりなる島状領域の形成方法に
関する。
のエピタキシアル成長層よりなる島状領域の形成方法に
関する。
lb) 従来技術と問題点
相補型の半導体簗積回路装置を製造するには、−導電型
例えばp型のシリコン(St)結晶表面にメサ状領域を
形成し、このメサ部とは異なる位置に逆導電型即ちn型
のエピタキシアル成長層をメサ状に形成し、これらメサ
状領域を形成した面に多結晶シリコン層を成長させ、し
がる後上記メサ状領域を除く残りの原結晶を除去するこ
とにより、多結晶シリコン層表面にn型及びp型のシリ
コン結晶層を島状に残留せしめ、この導電型の異なる2
種類の島状領域にそれぞれnpn型及びpnp型の素子
を作成するという製造方法が用いられている。しかしこ
の製造方法は製造工程が複雑となり、必ずしも製造容易
とはいえなかった。
例えばp型のシリコン(St)結晶表面にメサ状領域を
形成し、このメサ部とは異なる位置に逆導電型即ちn型
のエピタキシアル成長層をメサ状に形成し、これらメサ
状領域を形成した面に多結晶シリコン層を成長させ、し
がる後上記メサ状領域を除く残りの原結晶を除去するこ
とにより、多結晶シリコン層表面にn型及びp型のシリ
コン結晶層を島状に残留せしめ、この導電型の異なる2
種類の島状領域にそれぞれnpn型及びpnp型の素子
を作成するという製造方法が用いられている。しかしこ
の製造方法は製造工程が複雑となり、必ずしも製造容易
とはいえなかった。
第1図は上記従来の半導体装置のf!造方法をその製造
工程の順に示す要部断面図であって、同図により従来の
製造方法を説明する。
工程の順に示す要部断面図であって、同図により従来の
製造方法を説明する。
まず同図(alに示すように、−導電型半導体基板例え
ば面方位(100)のp型シリコン(St)基板1表面
を、選択的に形成された二酸化シリコン(5i02)膜
2をマスクとして異方性エツチングを施し、p型のメサ
状領域3を形成する。次いで同図(blに見られる如く
上記5i02膜2を一旦除去し、加熱酸化法により上記
St基板1表面を酸化して5i02膜4を形成する。
ば面方位(100)のp型シリコン(St)基板1表面
を、選択的に形成された二酸化シリコン(5i02)膜
2をマスクとして異方性エツチングを施し、p型のメサ
状領域3を形成する。次いで同図(blに見られる如く
上記5i02膜2を一旦除去し、加熱酸化法により上記
St基板1表面を酸化して5i02膜4を形成する。
次いで同図(C1に示すように上記5i02膜4を選択
的に除去して埋没層形成用の窓5を設け、メサ状領域3
の表面を露出させる。次いでこの窓5を通してp型不純
物のイオン注入を行い、p+型の埋没層6を形成する。
的に除去して埋没層形成用の窓5を設け、メサ状領域3
の表面を露出させる。次いでこの窓5を通してp型不純
物のイオン注入を行い、p+型の埋没層6を形成する。
次いで同図(dlに見られるように、上記5i02膜4
を除去した後、加熱酸化法により薄い(例えば1000
(人))Si02膜7をSt基板1全面に形成し、そ
の上に窒化シリコン(SiN )膜8を成長させ、これ
を選択的に除去してメサ状領域3表面を開孔した後、再
び高圧酸化法によりメサ状領域3表面に厚さ凡そ200
00 (人〕の5i02膜9を形成する。
を除去した後、加熱酸化法により薄い(例えば1000
(人))Si02膜7をSt基板1全面に形成し、そ
の上に窒化シリコン(SiN )膜8を成長させ、これ
を選択的に除去してメサ状領域3表面を開孔した後、再
び高圧酸化法によりメサ状領域3表面に厚さ凡そ200
00 (人〕の5i02膜9を形成する。
次いで同図(elに示すように上記SiN膜8とその下
層の5i021i 7を除去する。
層の5i021i 7を除去する。
次いで同図(f)に示すように、上記St基板1上にエ
ピタキシアル成長法を施すことにより、原結晶表面が露
呈した部分には単結晶層であるエピタキシアル成長層1
0が成長し、表面を5i02膜7によって被覆されたメ
サ状領域表面には多結晶53層11が、またその両者の
中間部には遷移領域12が形成される。次いでこの工ぐ
タキシアノに成長層10.多結晶Si層11.及び遷移
領域12表面に化学気相成長法(CVD法)により 5
i02映14を形成する。
ピタキシアル成長法を施すことにより、原結晶表面が露
呈した部分には単結晶層であるエピタキシアル成長層1
0が成長し、表面を5i02膜7によって被覆されたメ
サ状領域表面には多結晶53層11が、またその両者の
中間部には遷移領域12が形成される。次いでこの工ぐ
タキシアノに成長層10.多結晶Si層11.及び遷移
領域12表面に化学気相成長法(CVD法)により 5
i02映14を形成する。
次いで同図(glに示すように上記CVD5i02膜1
4上に窒化シリコン(SiN)膜15を形成した後、上
記メサ状領域3の上部のSiN膜15及び5i02膜1
4を選択的に除去し、残留せるSiN膜15及び5i0
2膜14をマスクとして多結晶53層11及び遷移領域
12及びエピタキシアル成長層10を選択的にエツチン
グし除去する。
4上に窒化シリコン(SiN)膜15を形成した後、上
記メサ状領域3の上部のSiN膜15及び5i02膜1
4を選択的に除去し、残留せるSiN膜15及び5i0
2膜14をマスクとして多結晶53層11及び遷移領域
12及びエピタキシアル成長層10を選択的にエツチン
グし除去する。
次いで同図Thlに示すように上記残留せるSiN膜1
5及び5i02膜14を除去することにより、エピタキ
シアル成長層10よりなるn−型のメサ状領域16を形
成する。次いでこのn−型のメサ状領域3表面にイオン
注入法によりn型不純物を注入してn◆型の埋没層17
を形成する。
5及び5i02膜14を除去することにより、エピタキ
シアル成長層10よりなるn−型のメサ状領域16を形
成する。次いでこのn−型のメサ状領域3表面にイオン
注入法によりn型不純物を注入してn◆型の埋没層17
を形成する。
次いで同図01に示すように上記メサ状領域3゜16表
面を含むSt基板1全面を5i02膜18で被覆し、そ
の上に多結晶5iFi19を形成したのち、St基板1
を研磨法及びエツチング法により除去し、2つのメサ状
領域3及び16の底面を露出せしめる。
面を含むSt基板1全面を5i02膜18で被覆し、そ
の上に多結晶5iFi19を形成したのち、St基板1
を研磨法及びエツチング法により除去し、2つのメサ状
領域3及び16の底面を露出せしめる。
かくすることにより図示したように多結晶Si層19表
面に、p−型及びn−型の島状領域20.21の双方が
形成される。
面に、p−型及びn−型の島状領域20.21の双方が
形成される。
従ってこのあと上記P−型の島状領域20にp、np型
の、またn−型島状領域21にnpn型の半導体素子を
形成することにより、相補型半導体装置を製作すること
が出来る。
の、またn−型島状領域21にnpn型の半導体素子を
形成することにより、相補型半導体装置を製作すること
が出来る。
しかし上述の従来の製造方法は2種類導電型を有する島
状領域を形成することは出来るものの、その製造工程は
非當社長く煩゛雑でありJ必ずしも容易とはいえない。
状領域を形成することは出来るものの、その製造工程は
非當社長く煩゛雑でありJ必ずしも容易とはいえない。
(C1発明の目的
本発明の目的は上記問題点を解消して、導電型の異なる
2種類の島状領域を容易に形成し得る半導体装置の製造
方法を提供することにある。
2種類の島状領域を容易に形成し得る半導体装置の製造
方法を提供することにある。
(dl 発明の構成
本発明の特徴は、−導電型を有する半導体基板表面に第
1のメサ状領域を形成したのち、該第1のメサ状領域表
面を含む前記半導体基板表面を被覆する絶縁膜の、前記
第1のメサ状領域3表面の領域を選択的に除去して前記
半導体基板表面を露出せしめ、次いで選択i生エピタキ
シアル成長法を施して前記露出せる半導体基板表面に逆
導電型のエピタキシアル成長層よりなる第2の島状領域
を形成する工程を含むことにある。 ′ +1ll) 発明の実施例 以下本発明の一実施例を図面を参照しながら説明する。
1のメサ状領域を形成したのち、該第1のメサ状領域表
面を含む前記半導体基板表面を被覆する絶縁膜の、前記
第1のメサ状領域3表面の領域を選択的に除去して前記
半導体基板表面を露出せしめ、次いで選択i生エピタキ
シアル成長法を施して前記露出せる半導体基板表面に逆
導電型のエピタキシアル成長層よりなる第2の島状領域
を形成する工程を含むことにある。 ′ +1ll) 発明の実施例 以下本発明の一実施例を図面を参照しながら説明する。
第2図(al〜(hlは本発明の一実施例をその製造工
程の順に示す要部断面図である。同図において前記第1
図と同一部分は同一符号を付して示しである。
程の順に示す要部断面図である。同図において前記第1
図と同一部分は同一符号を付して示しである。
第2図(a)〜(clは前記第1図(al〜(C1を再
掲したもので、ここまでは前述の従来の製造工程と変わ
るところはない。このあと同図(dlに見られる如(S
iN膜8を形成するのであるが、本実施例でばSiN股
8を形成したのちのパターニングを、従来の製造方法と
は異なり、将来n−型の島状領域を形成すべき領域にの
み5iNl*8を残すようにした〔同図(d)〕。
掲したもので、ここまでは前述の従来の製造工程と変わ
るところはない。このあと同図(dlに見られる如(S
iN膜8を形成するのであるが、本実施例でばSiN股
8を形成したのちのパターニングを、従来の製造方法と
は異なり、将来n−型の島状領域を形成すべき領域にの
み5iNl*8を残すようにした〔同図(d)〕。
次いで同図(e)に示すように、このSiN膜8をマス
クとして露呈せるp−型島状領域3の表面を加熱酸化し
、5i02膜9を形成する。
クとして露呈せるp−型島状領域3の表面を加熱酸化し
、5i02膜9を形成する。
次いで同図fflに見られるように上記SiN膜8及び
その下層のSiO3膜7を除去する。なお前述のSiN
膜8を除去したあとには開口30が形成され、この開口
内ではSi基板1表面が露出される。
その下層のSiO3膜7を除去する。なお前述のSiN
膜8を除去したあとには開口30が形成され、この開口
内ではSi基板1表面が露出される。
このようにした後、選択性エピタキシアル成長法を施し
て、同図(glに見られるように上記開口30部に島状
に成長させ、n−型の島状領域31を形成する。本工程
における選択性エピタキシアル成長法は、例えば四塩化
硅素(SiCRa)を反応ガスとして用い、例えば40
〜80 (Torr〕という減圧状態でエピタキシアル
成長を行うことによって実施し得る。このような選択的
エピタキシアル成長は本実施例に用いた方法に限定され
るものではなく、他の方法例えば二塩化シラン(SiH
2Co1)を反応ガスとして用いて減圧エピタキシアル
成長を行うことによっても実施出来る。しかし現状では
上述の本実施例の方法が選択性の点で最も優れているよ
うである。
て、同図(glに見られるように上記開口30部に島状
に成長させ、n−型の島状領域31を形成する。本工程
における選択性エピタキシアル成長法は、例えば四塩化
硅素(SiCRa)を反応ガスとして用い、例えば40
〜80 (Torr〕という減圧状態でエピタキシアル
成長を行うことによって実施し得る。このような選択的
エピタキシアル成長は本実施例に用いた方法に限定され
るものではなく、他の方法例えば二塩化シラン(SiH
2Co1)を反応ガスとして用いて減圧エピタキシアル
成長を行うことによっても実施出来る。しかし現状では
上述の本実施例の方法が選択性の点で最も優れているよ
うである。
この第2図(glは前記第1図の(11と同一である。
このように従来の製造方法では、前記第1図のIc)か
ら同図(h)に至るまでに、膜成長、フォトエツチング
、及びエソチング工程をそれぞれ複数回含む煩雑な製造
工程を必要としたのに対し、本実施例では第2図(C1
より同図(hlに至るのに、選択性エピタキシアル成長
法を利用することにより、5i02膜及びSiN膜の成
長、及びフォトエツチング工程をそれぞれ各−回行うの
みで良く、製造工程が大幅に短縮された。
ら同図(h)に至るまでに、膜成長、フォトエツチング
、及びエソチング工程をそれぞれ複数回含む煩雑な製造
工程を必要としたのに対し、本実施例では第2図(C1
より同図(hlに至るのに、選択性エピタキシアル成長
法を利用することにより、5i02膜及びSiN膜の成
長、及びフォトエツチング工程をそれぞれ各−回行うの
みで良く、製造工程が大幅に短縮された。
このあとは従来の製造工程に従って良く、上記n−型島
状領域31表面にイオン注入法によりn1型の埋没層1
7を形成し、次いで上記ρ−型及びn−型双方の島状領
域3及び31表面を含むSt基板1全面にCVD5i0
2膜18を形成し、その上にCVD法により多結晶Si
層19を成長させ、St基板1を除去して多結晶St層
19表面に埋設されたp”型及びn−型双方の島状領域
3及び31を形成することが出来る。
状領域31表面にイオン注入法によりn1型の埋没層1
7を形成し、次いで上記ρ−型及びn−型双方の島状領
域3及び31表面を含むSt基板1全面にCVD5i0
2膜18を形成し、その上にCVD法により多結晶Si
層19を成長させ、St基板1を除去して多結晶St層
19表面に埋設されたp”型及びn−型双方の島状領域
3及び31を形成することが出来る。
なお上記一実施例ではp型シリコン基板を用いた例を掲
げて説明したが、n型シリコン基板を用い、上記一実施
例の説明の中のp型とn型を総て反対にしても良い。
げて説明したが、n型シリコン基板を用い、上記一実施
例の説明の中のp型とn型を総て反対にしても良い。
(fl 発明の詳細
な説明した如く本発明によれば、導電型の異なる2種類
の島状領域の形成工程が短縮され、相補型半導体装置の
製造が容易となる。
の島状領域の形成工程が短縮され、相補型半導体装置の
製造が容易となる。
第1図(al〜(1)は従来の相補型半導体装置の製造
方法を示す要部断面図、第2図+=)〜Th)は本発明
の一実施例をその製造工程の順に示す要部断面図である
。 図において1は一導電型を有する半導体基板、3は一導
電型を有する原結晶よりなる島状領域、19は多結晶シ
リコン層、18は絶1!膜、31は逆導電型を有するエ
ピタキシアル成長層よりなる島状領域を示す。 第1通 2 第1図 第2gJ (Q) ) 第2図
方法を示す要部断面図、第2図+=)〜Th)は本発明
の一実施例をその製造工程の順に示す要部断面図である
。 図において1は一導電型を有する半導体基板、3は一導
電型を有する原結晶よりなる島状領域、19は多結晶シ
リコン層、18は絶1!膜、31は逆導電型を有するエ
ピタキシアル成長層よりなる島状領域を示す。 第1通 2 第1図 第2gJ (Q) ) 第2図
Claims (1)
- 一導電型を有する半導体基板表面に第1のメサ7 状領
域を形成したのち、該第1のメサ状領域表面を含む前記
半導体基板表面を被覆する絶縁膜の、前記第1のメサ状
領域上以外の領域を選択的に除去して前記半導体基板表
面を露出せしめ、次いで選択性エピタキシアル成長法を
施して前記露出せる半導体基板表面に逆導電型のエピタ
キシアル成長層よりなる第2の島状領域を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58139276A JPS6030150A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58139276A JPS6030150A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6030150A true JPS6030150A (ja) | 1985-02-15 |
Family
ID=15241510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58139276A Pending JPS6030150A (ja) | 1983-07-28 | 1983-07-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6030150A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0445471A2 (en) * | 1990-03-06 | 1991-09-11 | Digital Equipment Corporation | Method of forming isolation trenches in a semiconductor substrate |
-
1983
- 1983-07-28 JP JP58139276A patent/JPS6030150A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0445471A2 (en) * | 1990-03-06 | 1991-09-11 | Digital Equipment Corporation | Method of forming isolation trenches in a semiconductor substrate |
EP0445471A3 (en) * | 1990-03-06 | 1994-10-26 | Digital Equipment Corp | Method of forming isolation trenches in a semiconductor substrate |
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