JP2843410B2 - Ｅｐｒｏｍセルアレイの製造方法 - Google Patents

Ｅｐｒｏｍセルアレイの製造方法

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、「テーブルクロス」配置に形成されたEPRO
Mセルの集積メモリアレイの製造方法に関する。
メモリマトリックス特にEPROMセルの製造では、重要
な目標はセル密度を最大にして利用できる半導体エリア
を有効に活用することである。これは特にサブミクロン
のディメンジョンの例えば0.8μｍのパターンを限定す
る能力を有する写真食刻技術における発展した技術の開
発と適用を必要とする。前記写真食刻技術の分野の改良
にもかかわらず、より以上にセルをコンパクトにするこ
とが徐々に困難になってきており、従って研究開発の努
力がセル密度の増加を助ける新規なタイプの構造に向け
られている。
（従来技術） EPROMセルの特定の分野では、より大きな集積密度
は、浮遊ゲート構造上を延びかつ該構造と整列している
コントロールゲートラインペア及びその間を延びている
平行なソースラインを有し一方ドレーンコンタクトが各
ペアのコントロールゲートライン間に実現されている従
来のコンフィギュレーションを、隣接するソース及びド
レーンライン間に形成された浮遊ゲートを有する平行で
交互に配置されたソース及びドレーンライン、及び互い
に平行で前記浮遊ゲート上を延びかつ整列する前記ソー
ス及びドレーンラインに垂直に延びるコントロールゲー
トラインを使用するいわゆる「テーブルクロス」コンフ
ィギュレーションに変化させることにより達成できる。
この後者のコンフィギュレーションは昭和60年11月７
日に出願された昭和60年特許願第248153号に記載され、
パターニングステップのより容易なディメンジョンコン
トロールに関して従来のコンフィギュレーションよりも
利点を有し、セル密度の顕著な上昇を達成することがで
きる。個々のセルをアドレスするために伴う解読の複雑
性はこの新規なコンフィギュレーションの商業的な成功
に反する役割を演ずる。
この欠点を解決するために平成１年７月29日に出願さ
れた平成１年特許願第191594号には、修正された「テー
ブルクロス」EPROMセルアレイが記述されている。この
アレイは、間隔を有し平行で交互に配置されたソース及
びドレーンライン、該ソース及びドレーンライン間に形
成された浮遊ゲートエリア、互いに平行で前記ソース及
びドレーンラインに垂直でかつ前記浮遊ゲートエリア上
を延びるコントロールゲートラインを有し、かつ前記マ
トリックスを、２本のドレーンラインとその間を延びる
１本のソースラインを含みその上を対応するコントロー
ルゲートラインが延びる浮遊ゲートエリアにより空間的
に接続された電気的に分離されたセルのグループへ分割
するための、前記間隔を有し平行なソース及びドレーン
ラインに平行に延びかつ交互に配置された電界酸化物の
分離ストリップを含んで成ることを特徴とするものであ
った。
この方法で、従来の解読法による単一セルへの個々の
アクセスが可能になった。
電界酸化物ストリップにより決定される分離されたグ
ループ中のセルの分割は、マトリックスの全てのソース
ラインをグループに分けながら電圧を好適なドレーン及
びコントロールゲートラインに印加することにより、一
度に１個のセルの積極的な選択を行うことを可能にし
た。前記電界酸化物は、選択されたドレーンラインに印
加される電圧が同じコントロールゲートラインに属する
他のセルに影響を与えることを防止し、従ってアドレス
されたセルを単一に選択した。この種のメモリの製造の
全体的な経済性に関して前記製造プロセスは、それ自身
の製造コストを無視できないという観点からだけでなく
生産物の歩留まりと信頼性の観点からの顕著な重要性を
有している。
（発明の目的と概要） この視点から本発明の目的は、「テーブルクロス」EP
ROMセルメモリマトリックスの既知の製造プロセスより
も少数のマスクを使用してこれらのデバイスを製造する
方法を提供することである。
本発明プロセスは、ゲート酸化物層、第１のレベル
（浮遊ゲート）の多結晶シリコン層、絶縁層（ポリシリ
コンを熱的に酸化することにより又はその上に酸化物−
窒化物−酸化物（ONO）多層を付着させることにより第
１のレベルのポリシリコン層の表面に通常のように形成
される）、及び第２のレベル（コントロールゲート）の
多結晶シリコン層から形成されるスタック（多層）をエ
ッチングするための単一の「サンドイッチ」マスクを使
用することにより、より少数のマスクを都合良く使用す
る。セルの「チャンネル長さ」も限定する積層された多
層のこのエッチングの後に、テトラエチルオルトシリケ
ート（TEOS）を使用する第１の酸化物絶縁層の付着の前
でプラナリゼーション層（例えばSOG層として知られる
スパン−オン−グラス）の付着の後に、ソース及びドレ
ーンエリアがインプラントされ（N+）かつインプラント
されたエリアのシリコン表面が再酸化される（スタック
のエッチングにより限定されるゲートラインのフランク
とともに）。その代わりに、ソース及びドレーンエリア
のインプラントをシリコン再酸化熱処理の後に行ってセ
ルのゲート構造の下のソース及びドレーン接合のドーパ
ントの横方向の拡散を制限してもよい。他の態様による
と、シリコンの熱再酸化とRIEプラズマ中の異方性エッ
チングの後に薄いTEOS層を付着させてゲートラインのフ
ランクに沿って薄い横方向のスペーサを残し、その後該
スペーサにより横方向に限定されるソース及びドレーン
エリアのインプラント（N+）を行うようにしてもよい。
浮遊ゲートを構成するパターン化された第１のレベルの
ポリシリコン層のサイドから意図的にバックオフされた
エリア中で行われるドーパントのインプラントは、ドー
パントの横方向の拡散フロントがポリシリコンゲートの
下に突出するシリコン領域中に浸入することを防止す
る。第２のスタックエッチングステップは、横方向にゲ
ート構造を又ソース、ドレーン及び電界酸化物ラインに
垂直に延びるコントロールゲートラインを限定する。
（図面の簡単な説明） 本発明の特徴及び利点は、添付図面に示されたその好
ましい態様の引き続く詳細な説明を通して明らかになる
であろう。ここで第１図、第1a図及び第1b図から第12
図、及び第12a図及び第12b図は、製造されているデバイ
スのそれぞれ部分概略平面図、断面図により本発明のプ
ロセスを例示するものである。
（好ましい態様の説明） 添付図面は、先行する平成１年特許願第191594号に記
載された「テーブルクロス」EPROMセルメモリマトリッ
クスの製造方法に関連を有し、その構造的及び機能的記
載は明確に本明細書中に含まれる。勿論当業者には周知
であるように、本発明のプロセスは、その記載が明確に
言及することにより本明細書中に含まれることを意図す
る先行する平成１年特許願第84919号中に構造的及び機
能的に記載されているもののような「オフセット」EPRO
Mセルを有する「テーブルクロス」タイプのメモリマト
リックスにも適用できる。
図面を参照すると、通常のEPROMセル製造プロセスの
場合のように、単結晶Ｐ−タイプシリコンウエファ１の
表面は比較的薄い層の酸化シリコン（PAD酸化物）２を
成長させるために熱的に酸化されている。この酸化物層
上には窒化シリコン層３が付着している。付着した窒化
物層３上には第１の活性エリアフォトレジストマスク４
が形成される。該マスク４を通して前記窒化物層３をエ
ッチングした後、硼素５をインプラントして第１図、第
1a図及び第1b図に示した通りの分離構造を形成する。
残っているマスキングフォトレジストを除去した後、
電界酸化熱処理を行ってパターン化された窒化物層によ
りマスクされていないエリア中に厚い酸化物分離層６を
成長させる。該電界酸化物６を成長させた後、プラズマ
エッチングを行ってパターン化された窒化シリコン層及
びその下に位置するPAD酸化物層２を完全に除去する。
第２図、第2a図及び第2b図は製造プロセスのこの時点に
おけるウエファを示している。
この時点で薄い酸化物層７を形成するためのシリコン
表面の選択的な犠牲酸化を行うことができ、EPROMセル
のマトリックスが形成されるべきウエファの表面エリア
の範囲を定めるいわゆるEPROMマスク（図示せず）を通
して、アクセプタタイプのドーパント（硼素）をインプ
ラントして「ホットな」エレクトロンの発生に有利なよ
うにしてもよい。本プロセスのこれらのステップが第３
図、第3a図及び第3b図に概略的に示されている。
EPROMマスク（図示せず）のレジストを除去した後、
ゲート酸化物層８を形成し続いて多結晶シリコンの第１
のレベルの層（ポリシリコン又はポリ１）９を付着さ
せ、電気伝導度を増加させるためにリンでドープした
後、この層９は表面酸化されて絶縁酸化物層10が形成さ
れ、該層10の上には多結晶シリコンの第２のレベル（ポ
リ２）11が付着され、これは下に位置する第１のレベル
のポリシリコンから電気的に絶縁される。これらのステ
ップが第４図、第4a図及び第4b図に概略的に示されてい
る。
必要に応じてポリシリコンの重なった２層間に電気絶
縁層を、第１の酸化シリコン層続いて第２の窒化シリコ
ン層及び第３の酸化シリコン層（ONO）、及びその上に
付着された前記第２の多結晶シリコン層（ポリ２）が付
着されて構成された多層を付着させることにより、形成
することができる。
サンドイッチフォトレジストマスク12が形成されて個
々のゲートエリア、つまりセルの「チャンネルの長さ」
が限定され、このマスクを通してゲート酸化物８、第１
のポリシリコンのレベル（浮遊ゲート）９、絶縁層10及
び第２のポリシリコンのレベル（コントロールゲート）
11を含んで成るスタック又は多層がRIEプラズマ中でエ
ッチングされる。第５図、第5a図及び第5b図中に示した
通り、同じマスクを通して砒素のインプラントを行って
エッチングが続けられ、EPROMセルのN+ソース及びドレ
ーン接合が形成される。
残っているマスキングフォトレジストを除去した後、
ソース及びドレーンエリアのシリコンが熱的に再酸化さ
れて、ポリシリコン層の第１のレベル及び第２のレベル
のフランクの露出した横方向（エッチングされた）表面
も酸化される。
ソース及びドレーンN+接合の横方向の拡散の程度を現
象させるために、再酸化熱処理の後に、対応する砒素イ
ンプラント13を行ってもよい。
本発明のプロセスの他の代替の態様によると、薄く整
合して付着されたシリコン酸化物層（例えば数百ÅのTE
OS）を付着しかつRIEプラズマエッチングしてゲート構
造のフランク上にTEOSの薄いテーパー状のスペーサ残留
物を形成しても良く、このスペーサはゲート構造のフラ
ンクから引き続く砒素インプラントをベークオフして横
方向の拡散の程度を限定、従ってN+ドレーン及びソース
接合のプロフィールを限定する機能を有し、これにより
拡散フロントがポリシリコンゲート構造より下方に過度
に侵入することが防止される。
全ての場合に、ドレーン及びソース接合が形成されか
つドレーン及びソースエリア中のシリコン表面が再酸化
された後、整合するよう付着された酸化物層が、TEOSか
ら、あるいは等価の整合付着技術（ベイポックスあるい
はPSG付着）を使用し、続いて不定形スパンオン酸化シ
リコン（SOG）のようなプラナリゼーション物質の第２
の絶縁層を付着させることにより付着され、かつプラナ
ライジング異方性RIEプラズマエッチングを行って第２
のレベルのポリシリコン11を露出させる。この分離及び
プラナリゼーション操作が完了すると、デバイスは第６
図、第6a図及び第6b図に示すようになり、ここではTEOS
及びSOGの分離及びプラナリゼーション層の残留物14を
見ることができる。
ウエファのプラナナイズされた表面上に、第２のレベ
ルのポリシリコン11をパターン化するためにいわゆるマ
トリックスフォトレジストマスクを形成し、このマスク
を通して前記ポリシリコン11をエッチングし、前記２種
のレベルのポリシリコン間の下に位置する電気絶縁層10
をメモリセルのマトリックスにより占有されるエリアの
周囲の外側のエリア中から除去する。残りのマスキング
フォトレジストを除去した後、第３のレベルの多結晶シ
リコン15を、前にパターン化した第２のポリシリコン層
と電気的な接続を維持するように付着させる。ウエファ
の背面上に付着された積層（ポリ＋酸化物＋ポリ＋酸化
物＋ポリ＋酸化物）を除去し、第３のレベルのポリシリ
コン層（及びそれを通して下に位置する第２のレベルの
ポリシリコン）をリンでドープし、珪化物層16をドープ
された第３のレベルのポリシリコン15上に付着させる。
製造プロセスのこの時点におけるウエファは第７図、第
7a図及び第7b図に示す通りである。
いわゆるゲートフォトレジストマスク16が形成され、
このマスクを通して珪化物層16、第３のレベルのポリシ
リコン層15及び第２のレベルのポリシリコン層11がエッ
チングされ、そして実質的に自己整列的な条件下でエッ
チングが行われて分離層10及び下に位置する第１のレベ
ルのポリシリコン10が除去される。第８図、第8a図及び
第8b図に示すように富化インプラント16aが続いて行わ
れる。
この最後のマスキング及びエッチング操作を通して
「テーブルクロス」タイプマトリックスのコントロール
ゲートライン（ワードライン）が限定される。これらの
コントロールゲートラインは第３のレベルのポリシリコ
ン15のパターン化されたストリップとして表され、この
ストリップは、ソース及びドレーンライン13に、整列し
た浮遊ゲートエリア９に及び電界酸化物ストリップ６に
対して垂直方向に延び、これらは前記マトリックスを、
２個の隣接する電界酸化物ストリップ間に形成されるセ
ルの電気的に分離されたグループに分割する。同時に互
いに絶縁層10により分離されている第１のレベルのポリ
シリコン９と第２のレベルのポリシリコン11が横方向に
限定され、これにより第１のレベルのポリシリコン（ポ
リ１）の小さい四角形が形成され、これらは同数のメモ
リセル及び重ねられかつ下に位置するポリ１の小さい四
角形から電気的に絶縁されている第２のレベルのポリシ
リコン（ポリ２）の浮遊ゲートを構成し、第３のレベル
のポリシリコン（ポリ３）のそれぞれのライン（ワード
ライン）に接している。ポリ２の小さい四角形は下に位
置するポリ１の浮遊ゲートのためのコントロールゲート
構造として作用し、ポリ３のコントロールゲートライン
により電気的にバイアスされる。
残っているマスキングレジストが除去され、かつソー
ス及びドレーンエリアが再酸化される。ベイポックス又
はPSG（リン−シリコンガラス）層の付着が行われ、引
き続きPBSG層（リン−硼素−シリコンガラス）の付着が
行われ、更に第９図、第9a図及び第9b図に全体として17
で示されているこれらの不働態化された絶縁層の熱的な
「リフロー」処理を行う。
製造プロセスは第10図、第10a図及び第10b図に示すよ
うに単結晶シリコンが露出するまで続けられていわゆる
コンタクトフォトレジストマスク18の形成と絶縁不働態
化層のエッチングが行われる。
残っているマスキングフォトレジスト18を除去した
後、更に第11図、第11a図及び第11b図に示すようにコン
タクトインプラントマスク19を形成してコンタクトエリ
アをインプラントしてもよい。
マスキングフォトレジスト19を除去した後、オープン
コンタクトリフロー熱処理を行い、続いてコンタクトエ
リアの洗浄処理と金属層20のスパッタ付着を行ってもよ
い。
最後に第12図、第12a図及び第12b図に示すように、い
わゆる金属フォトレジストマスクを形成してプラズマエ
ッチングにより付着した金属をパターン化する。
図面に示した態様に基づいて本発明を説明したが、本
発明方法はこれらに限定されるものではない。
【図面の簡単な説明】
第１、２、３、４、５、６、７、８、９、10、11及び12
図は、それぞれ本発明方法によりEPROMセルが製造され
る過程を示す平面図であり、第1a、2a、3a、4a、5a、6
a、7a、8a、9a、10a、11a及び12a図は、それぞれ対応す
る前記平面図のＡ−Ａ線断面図であり、第1b、2b、3b、
4b、5b、6b、7b、8b、9b、10b、11b及び12b図は、それ
ぞれ対応する前記平面図のＢ−Ｂ線断面図である。 １……ウエファ、２……酸化シリコン層 ３……窒化シリコン層、４……マスク ５……硼素、６……酸化物分離層 ７……酸化物層、８……ゲート酸化物層 ９、11……ポリシリコン層 10……絶縁酸化物層 12……サンドイッチフォトレジストマスク 13……砒素、14……残留層 15……ポリシリコン層、16……珪化物層 17……絶縁層、18、19……マスク 20……金属層
フロントページの続き (72)発明者 ルイザ マシーニ イタリア国 ミラノ 20131 ビィア ビアンコ マリオ ３ (72)発明者 マリオ サリ イタリア国 ミラノ 20125 ビィア キシメネス ４ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/115

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】単結晶シリコンウエファ表面を酸化し、窒
    化物層を付着させ、活性セルエリアをマスキングし、該
    マスクを通してエッチングにより前記窒化物層をパター
    ン化しかつ電界分離エリアをインプラントし、残ってい
    るマスキングレジストを除去し、分離電界酸化物を成長
    させ、パターン化された窒化物層及び下に位置する酸化
    されたシリコン層をエッチングし、集積されたマトリッ
    クス形成用のエリアをマスキングし、EPROMセルの活性
    エリアをインプラントし、マスキングレジストを除去
    し、活性エリア上にゲート酸化物層を形成しかつ第１の
    多結晶シリコン層を付着させ、かつ該多結晶シリコンを
    ドープすることを含んで成り、分離電界酸化物の平行な
    ストリップ間で互いに平行なソース及びドレーンライ
    ン、該ソース及びドレーンライン間の浮遊ゲートエリ
    ア、前記ソース及びドレーンラインに垂直に延びかつ前
    記浮遊ゲートエリア上を延び互いに平行であるコントロ
    ールゲートラインを有するEPROMセルメモリマトリック
    スの製造方法において、 （ａ） 付着された前記第１の多結晶シリコンの表面上
    に電気的な絶縁層を形成し、 （ｂ） 第２の多結晶シリコン層を付着させ、 （ｃ） 前記EPROMセルのゲート構造を縦方向に限定す
    るフォトレジストマスクを形成し、 （ｄ） 前記第２の多結晶シリコン層、前記絶縁層、前
    記第１の多結晶シリコン層及び前記ゲート酸化物層によ
    り形成される多層を、前記フォトレジストマスクを通し
    てエッチングし、 （ｅ） EPROMセルの縦方向に限定されたゲート構造に
    隣接するソース及びドレーンエリアをインプラントしか
    つ再酸化し、前記縦方向に限定されたゲート構造の多結
    晶シリコンの前記層のエッチングされたフランクを酸化
    し、 （ｆ） 分離絶縁層を整合するよう付着させ、絶縁物質
    のプラナリゼーション層を付着させ、前記第２の多結晶
    シリコン層の表面が露出するまで前記プラナリゼーショ
    ン層及び前記整合するよう付着された分離層をエッチン
    グし、EPROMセルの前記マトリックスにより占有された
    エリアをマスキングし、第２の多結晶シリコン層及び電
    気的絶縁層をエッチングし、残っているマスキングレジ
    ストを除去する各ステップを含み、 更に、 ｉ） 第３の多結晶シリコン層を付着させ、 ii） 該第３の多結晶シリコン層を及び該層を通して続
    いてその下に位置する第２の多結晶シリコン層もドープ
    し、 iii） 珪化物層を付着させ、 iv） EPROMセルの前記ゲート構造及び前記コントロー
    ルゲートラインを横方向に限定するためのフォトレジス
    トマスクを形成し、 ｖ） 該フォトレジストマスクを通して、前記珪化物
    層、前記コントロールゲートラインをパターン化する多
    結晶シリコンの第３層及び前記第２の多結晶シリコン層
    から形成される第２のスタックをエッチングし、かつ横
    方向に前記ゲート構造をパターン化するために、自己整
    列的条件で前記電気絶縁層及び前記第１の多結晶シリコ
    ン層のエッチングを継続し、 vi） 前記第２のスタック層の先行するエッチングによ
    り露出された単結晶シリコンのソース及びドレーンエリ
    アの分離富化インプラントを更に行い、かつ vii） 残っているマスキングフォトレジストを除去
    し、前記露出しかつ更にインプラントされたセルのソー
    ス及びドレーンエリアを再酸化し、絶縁物質層を付着し
    かつソースライン及びドレーンラインコンタクトを形成
    し、かつ金属ソースとドレーンを接続する、 各ステップを含んで成ることを特徴とするEPROMセルメ
    モリマトリックスの製造方法。
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