JPH02295172A - Ｅｐｒｏｍセルアレイの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、「テーブルクロス」配置に形成されたＥＦＲ
ＯＭセルの集積メモリアレイの製造方法に関する。

メモリマトリソクス特にＥＰＲＯＭセルの製造では、重
要な目標はセル密度を最大にして利用できる半導体エリ
アを有効に活用することである。

これは特にサブミクロンのディメンジョンの例えば０．
８μｍのパターンを限定する能力を有する写真食刻技術
における発展した技術の開発と適用を必要とする。前記
写真食刻技術の分野の改良にもかかわらず、より以上に
セルをコンパクトにすることが徐々に困難になってきて
おり、従って研究開発の努力がセル密度の増加を助ける
新規なタイプの構造に向けられている。

（従来技術） ＥＰＲＯＭセルの特定の分野では、より大きな集積密度
は、浮遊ゲート構造上を延びかつ該構造と整列している
コントロールゲートラインベア及びその間を延びている
平行なソースラインを有し一方ドレーンコンタクトが各
ペアのコントロールゲートライン間に実現されている従
来のコンフィギュレーションを、隣接するソース及びド
レーンライン間に形成された浮遊ゲートを有する平行で
交互に配置されたソース及びドレーンライン、及び互い
に平行で前記浮遊ゲート上を延びかつ整列する前記ソー
ス及びドレーンラインに垂直に延びるコントロールゲー
トラインを使用するいわゆる「テーブルクロス」コンフ
ィギュレーションに変化させることにより達成できる。

この後者のコンフィギュレーションは昭和６０年１１月
７日に出願された昭和６０年特許願第２４８１５３号に
記載され、パターニングステップのより容易なディメン
ジョンコントロールに関して従来のコンフィギュレーシ
ョンよりも利点を有し、セル密度の顕著な上昇を達成す
ることができる。個々のセルをアドレスするために伴う
解読の複雑性はこの新規なコンフィギュレーションの商
業的な成功に反する役割を演ずる。

この欠点を解決するために平成１年７月２９日に出願さ
れた平成１年特許願第１９１５９４号には、修正された
「テーブルクロスＪ　ＥＰＲＯＭセルアレイが記述され
ている。このアレイは、間隔を有し平行で交互に配置さ
れたソース及びドレーンライン、該ソース及びドレーン
ライン間に形成された浮遊ゲートエリア、互いに平行で
前記ソース及びドレーンラインに垂直でかつ前記浮遊ゲ
ートエリア上を延びるコントロールゲートラインを有し
、かつ前記マトリックスを、２本のドレーンラインとそ
の間を延びる１本のソースラインを含みその上を対応す
るコントロールゲートラインが延びる浮遊ゲートエリア
により空間的に接続された電気的に分離されたセルのグ
ループへ分割するための、前記間隔を有し平行なソース
及びドレーンラインに平行に延びかつ交互に配置された
電界酸化物の分離ストリップを含んで成ることを特徴と
するものであった。

この方法で、従来の解読法による単一セルへの個々のア
クセスが可能になった。

電界酸化物ストリップにより決定される分離されたグル
ープ中のセルの分割は、マトリックスの全てのソースラ
インをグループに分けながら電圧を好適なドレーン及び
コントロールゲートラインに印加することにより、一度
に１個のセルの積極的な選択を行うことを可能にした。

前記電界酸化物は、選択されたドレーンラインに印加さ
れる電圧が同じコントロールゲートラインに属する他の
セルに影響を与えることを防止し、従ってアドレスされ
たセルを単一に選択した。この種のメモリの製造の全体
的な経済性に関して前記製造プロセスは、それ自身の製
造コストを無視できないという観点からだけでなく生産
物の歩留まりと信頼性の観点からの顕著な重要性を有し
ている。

（発明の目的と概要） この視点から本発明の目的は、［テーブルクロスＪ　Ｅ
ＰＲＯＭセルメモリマトリックスの既知の製造プロセス
よりも少数のマスクを使用してこれらのデバイスを製造
する方法を提供することである． 本発明プロセスは、ゲート酸化物層、第１のレベル（浮
遊ゲート）の多結晶シリコン層、絶縁層（ポリシリコン
を熱的に酸化することにより又はその上に酸化物一窒化
物一酸化物（ＯＮＯ）多層を付着させることにより第１
のレベルのポリシリコン層の表面に通常のように形成さ
れる）、及び第２のレベル（コントロールゲート）の多
結晶シリコン層から形成されるスタック（多層）をエッ
チングするための単一の「サンドイソチ」マスクを使用
することにより、より少数のマスクを都合良く使用する
。セルの「チャンネル長さ」も限定する積層された多層
のこのエッチングの後に、テトラエチルオルトシリケー
ト（ＴＥＯＳ）を使用する第１の酸化物絶縁層の付着の
前でプラナリゼーション層（例えばＳＯＧ層として知ら
れるスパンーオンーグラス）の付着の後に、ツース及び
ドレーンエリアがインプラントされ（Ｎ゛）かつインプ
ラントされたエリアのシリコン表面が再酸化される（ス
タックのエッチングにより限定されるゲートラインのブ
ランクとともに）。その代わりに、ソース及びドレーン
エリアのインプラントをシリコン再酸化熱処理の後に行
ってセルのゲート構造の下のソース及びドレーン接合の
ドーパントの横方向の拡散を制限してもよい。他の態様
によると、シリコンの熱再酸化とＲＩＥプラズマ中の異
方性エッチングの後に薄いＴＥＯＳ層を付着させてゲー
トラインのブランクに沿って薄い横方向のスペーサを残
し、その後該スペーサにより横方向に限定されるソース
及びドレーンエリアのインプラント（Ｎ゛）を行うよう
にしてもよい。浮遊ゲートを構成するパターン化された
第１のレベルのポリシリコン層のサイドから意図的にバ
ックオフされたエリア中で行われるドーバントのインプ
ラントは、ドーパントの横方向の拡散フロントがポリシ
リコンゲートの下に突出するシリコン領域中に侵入する
ことを防止する。第２のスタ・７クエッチングステップ
は、横方向にゲート構造を又ソース、ドレーン及び電界
酸化物ラインに垂直に延びるコントロールゲートライン
を限定する。

（図面の簡単な説明） 本発明の特徴及び利点は、添付図面に示されたその好ま
しい態様の引き続く詳細な説明を通して明らかになるで
あろう。ここで第１図、第１ａ図及び第１ｂ図から第１
２図、及び第１２ａ図及び第１２ｂ図は、製造されてい
るデハイスのそれぞれ部分概略平面図、断面図により本
発明のプロセスを例示するものである。

（好ましい態様の説明） 添付図面は、先行する平成１年特許願第１９１５９４号
に記載された［テーブルクロスＪ　ＥＦＲＯＭセルメモ
リマトリックスの製造方法に関連を有し、その構造的及
び機能的記載は明確に本明細書中に含まれる。勿論当業
者には周知であるように、本発明のプロセスは、その記
載が明確に言及することにより本明細書中に含まれるこ
とを意図する先行する平成１年特許願第８４９１９号中
に構造的及び機能的に記載されているもののような［オ
フセットＪ　ＥＰＲＯＭセルを有する「テーブルクロス
Ｊタイプのメモリマトリンクスにも適用できる。

図面を参照すると、通常のＥＰＲＯＭセル製造プロセス
の場合のように、単結晶Ｐ一タイプシリコンウエファ１
の表面は比較的薄い層の酸化シリコン（ＰＡＤ酸化物）
２を成長させるために熱的に酸化されている。この酸化
物層上には窒化シリコン層３が付着している。付着した
窒化物層３上には第１の活性エリアフォトレジストマス
ク４が形成される。該マスク４を通して前記窒化物層３
をエノチングした後、硼素５をインプラントして第１図
、第１ａ図及び第１ｂ図に示した通りの分離構造を形成
する。

残っているマスキングフォトレジストを除去した後、電
界酸化熱処理を行ってパターン化された窒化物層により
マスクされていないエリア中に厚い酸化物分離層６を成
長させる。該電界酸化物６を成長させた後、プラズマエ
ッチングを行ってパターン化された窒化シリコン層及び
その下に位置するＰＡＤ酸化物層２を完全に除去する。

第２図、第２ａ図及び第２ｂ図は製造プロセスのこの時
点におけるウエファを示している。

この時点で薄い酸化物層７を形成するためのシリコン表
面の選択的な犠牲酸化を行うことができ、ＥＦＲＯＭセ
ルのマトリソクスが形成されるべきウエファの表面エリ
アの範囲を定めるいわゆるＥＰＲＯＭマスク（図示せず
）を通して、アクセプ夕タイブのドーバント（硼素）を
インプラントして「ホットな」エレクトロンの発生に有
利なようにしてもよい。本プロセスのこれらのステップ
が第３図、第３ａ図及び第３ｂ図に概略的に示されてい
る。

Ｅ　Ｐ　Ｒ　Ｏ　Ｍマスク（図示せず）のレジストを除
去した後、ゲート酸化物層８を形成し続いて多結晶シリ
コンの第１のレベルの層（ポリシリコン又はボリ１）９
を付着させ、電気伝導度を増加させるためにリンでドー
プした後、この層９は表面酸化されて絶縁酸化物層１０
が形成され、該層ｌＯの上には多結晶シリコンの第２の
レベル（ポリ２）１１が付着され、これは下に位置する
第１のレベルのポリシリコンから電気的に絶縁される。

これらのステップが第４図、第４ａ図及び第４ｂ図に概
略的に示されている。

必要に応じてポリシリコンの重なった２層間に電気絶縁
層を、第１の酸化シリコンＮ続いて第２の窒化シリコン
層及び第３の酸化シリコン層（ＯＮＯ）、及びその上に
付着された前記第２の多結晶シリコン層（ポリ２）が付
着されて構成された多層を付着させることにより、形成
することができる。

サンドイフチフォトレジストマスク１２が形成されて個
々のゲートエリア、つまりセルの「チャンネルの長さ」
が限定され、このマスクを通してゲート酸化物８、第１
のポリシリコンのレベル（浮遊ゲート）９、絶縁層ｌＯ
及び第２のポリシリコンのレベル（コントロールゲート
）１１を含んで成るスタック又は多層がＲＩＥプラズマ
中でエッチングされる。第５図、第５ａ図及び第５ｂ図
中に示した通り、同じマスクを通して砒素のインプラン
トを行ってエッチングが続けられ、ＥＰＲＯＭセルのＮ
゛ソース及びドレーン接合が形成される。

残っているマスキングフォトレジストを除去した後、ソ
ース及びドレーンエリアのシリコンが熱的に再酸化され
て、ポリシリコン層の第１のレベル及び第２のレベルの
ブランクの露出した横方向（エッチングされた）表面も
酸化される。

ソース及びドレーンＮ１接合の横方向の拡散の程度を減
少させるために、再酸化熱処理の後に、対応ずる砒素イ
ンプラント１３を行ってもよい。

本発明のプロセスの他の代替の態様によると、薄《整合
して付着されたシリコン酸化物層（例えば数百人のＴＥ
ＯＳ）を付着しかつｔＥプラズマエッチングしてゲート
構造のブランク上にＴＥＯＳの薄いテーバー状のスペー
サ残留物を形成しても良く、このスベーサはゲート構造
のブランクから引き続く砒素インプラントをベークオフ
して横方向の拡散の程度を限定、従ってＮ゛　ドレーン
及びソース接合のプロフィールを限定する機能を有し、
これにより拡散フロントがポリシリコンゲ−ト構造より
下方に過度に侵入することが防止される。

全ての場合に、ドレーン及びソース接合が形成されかつ
ドレーン及びソースエリア中のシリコン表面が再酸化さ
れた後、整合するよう付着された酸化物層が、ＴＥＯＳ
から、あるいは等価の整合付着技術（ペイボックスある
いはＰＳＧ付着）を使用し、続いて不定形スパンオン酸
化シリコン（ＳＯＧ）のようなプラナリゼーション物質
の第２の絶縁層を付着させることにより付着され、かつ
ブラナライジング異方性ＲＩＥプラズマエッチングを行
って第２のレベルのポリシリコン１１を露出させる。こ
の分離及びプラナリゼーション操作が完了すると、デバ
イスは第６図、第６ａ図及び第６ｂ図に示すようになり
、ここではＴＥＯＳ及びＳＯＧの分離及びプラナリゼー
ション層の残留物ｌ４を見ることができる。

ウエファのプラナナイズされた表面上に、第２のレベル
のポリシリコン１１をパターン化するためにいわゆるマ
トリックスフォトレジストマスクを形成し、このマスク
を通して前記ポリシリコンｌ１をエッチングし、前記２
種のレベルのポリシリコン間の下に位置する電気絶縁層
１０をメモリセルのマトリックスにより占有されるエリ
アの周囲の外側のエリア中から除去する。残りのマスキ
ングフォトレジストを除去した後、第３のレベルの多結
晶シリコン１５を、前にパターン化した第２のポリシリ
コン層と電気的な接続を維持するように付着させる。ウ
エファの背面上に付着された積層（ボリ＋酸化物＋ボリ
＋酸化物＋ボリ＋酸化物）を除去し、第３のレベルのポ
リシリコン層（及びそれを通して下に位置する第２のレ
ベルのポリシリコン）をリンでドープし、珪化物層１６
をドープされた第３のレベルのポリシリコンｌ５上に付
着させる。

製造プロセスのこの時点におけるウエファは第７図、第
７ａ図及び第７ｂ図に示す通りである。

いわゆるゲートフォトレジストマスク１６が形成され、
このマスクを通して珪化物層ｌ６、第３のレベルのポリ
シリコン層ｌ５及び第２のレベルのポリシリコン層ｌ１
がエッチングされ、そして実質的に自己整列的な条件下
でエッチングが行われて分離層ｌＯ及び下に位置する第
１のレベルのポリシリコンｌＯが除去される。第８図、
第８ａ図及び第８ｂ図に示すように富化インプランＨ６
ａが続いて行われる。

この最後のマスキング及びエッチング操作を通して「テ
ーブルクロス」タイプマトリックスのコントロールゲー
トライン（ワードライン）が限定される。これらのコン
トロールゲートラインは第３のレベルのポリシリコン１
５のパターン化されたストリップとして表され、このス
トリソブは、ソース及びドレーンライン１３に、整列し
た浮遊ゲートエリア９に及び電界酸化物ストリップ６に
対して垂直方向に延び、これらは前記マトリックスを、
２個の隣接する電界酸化物ストリップ間に形成されるセ
ルの電気的に分離されたグループに分割する。同時に互
いに絶縁層ｌＯにより分離されている第１のレベルのポ
リシリコン９と第２のレベルのポリシリコン１ｌが横方
向に限定され、これにより第１のレベルのポリシリコン
（ボリｌ）の小さい四角形が形成され、これらは同数の
メモリセル及び重ねられかつ下に位置するボリ１の小さ
い四角形から電気的に絶縁されている第２のレベルのポ
リシリコン（ボリ２）の浮遊ゲートを構成し、第３のレ
ベルのポリシリコン（ボリ３）のそれぞれのライン（ワ
ードライン）に接している。ボリ２の小さい四角形は下
に位置するボリ１の浮遊ゲートのためのコントロールゲ
ート構造として作用し、ポリ３のコントロールゲートラ
インにより電気的にバイアスされる。

残っているマスキングレジストが除去され、かつソース
及びドレーンエリアが再酸化される。ペイボックス又は
ｐｓｃ　＜リンーシリコンガラス）層の付着が行われ、
引き続きＰＢＳＧ層（リンー硼素−シリコンガラス）の
付着が行われ、更に第９図、第９ａ図及び第９ｂ図に全
体としてｌ７で示されているこれらの不働態化された絶
縁層の熱的な「リフロー」処理を行う。

製造プロセスは第１０図、第１０ａ図及び第ｔｏｂ図に
示すように単結晶シリコンが露出するまで続けられてい
わゆるコンタクトフォトレジストマスクｌ８の形成と絶
縁不ｍＢ化層のエッチングが行われる。

残っているマスキングフォトレジストｌ８を除去した後
、更に第１１図、第１１ａ図及び第１１ｂ図に示すよう
にコンタクトインプラントマスク１９を形成してコンタ
クトエリアをインプラントしてもよい。

マスキングフォトレジスト１９を除去した後、オープン
コンタクトリフロー熱処理を行い、続いてコンタクトエ
リアの洗浄処理と金属層２０のスパソタ付着を行っても
よい。

最後に第１２図、第１２ａ図及び第１２ｂ図に示すよう
に、いわゆる金属フォトレジストマスクを形成してプラ
ズマエッチングにより付着した金属をパターン化する。

図面に示した態様に基づいて本発明を説明したが、本発
明方法はこれらに限定されるものではない。

【図面の簡単な説明】

第１、２、３、４、５、６、７、８、９、１０、１１及
び１２図は、それぞれ本発明方法によりＥＰＲＯＭセル
が製造される過程を示す平面図であり、第１ａ％　２ａ
１３ａ，４ａ、５ａｓ　６ａｓ　１ａ−．８ａ、９　ａ
，１０ａ、ｌｌａ及び１２ａ図は、それぞれ対応する前
記平面図のＡ−Ａ線断面図であり、第ｌｂ，２ｂ，３ｂ
，４ｂ，５ｂ，６ｂ，７ｂ，８ｂ、９ｂ、１０ｂ，ｌｌ
ｂ及び１２ｂ図は、それぞれ対応する前記平面図のＢ−
Ｂ線断面図である。 ■・・・ウエファ　２・・・酸化シリコン層３・・・窒
化シリコン層　４・・・マスク５・・・硼素　６・・・
酸化物分離層 ７・・・酸化物層　８・・・ゲート酸化物層９、１１・
・・ポリシリコン層 １０・・・絶縁酸化物層 １２・・・サンドイツチフォトレジストマスク１３・・
・砒素　１４・・・残留層 Ｉ５・・・ポリシリコン層　ｌ６・・・珪化物層１７・
・・絶縁層　ｌ８、１９・・・マスク２０・・・金属層 特許出願人　工ツセヂエッセートムソンマイクロエレク
トロニクス ＦＩＧ．６ｂ ＦＩＧ．８ａ Ｂ−８ ８′ Ａ ト１一一 ＦＩＧ．７ｂ Ａ−Ａ Ｂ−８

Claims (1)

【特許請求の範囲】
1. （１）単結晶シリコンウエファ表面を酸化し、窒化物層
   を付着させ、活性セルエリアをマスキングし、該マスク
   を通してエッチングにより前記窒化物層をパターン化し
   かつ電界分離エリアをインプラントし、残っているマス
   キングレジストを除去し、分離電界酸化物を成長させ、
   パターン化された窒化物層及び下に位置する酸化された
   シリコン層をエッチングし、集積されたマトリックス形
   成用のエリアをマスキングし、ＥＰＲＯＭセルの活性エ
   リアをインプラントし、マスキングレジストを除去し、
   活性エリア上にゲート酸化物層を形成しかつ第１の多結
   晶シリコン層を付着させ、かつ該多結晶シリコンをドー
   プすることを含んで成り、分離電界酸化物の平行なスト
   リップ間で互いに平行なソース及びドレーンライン、該
   ソース及びドレーンライン間の浮遊ゲートエリア、前記
   ソース及びドレーンラインに垂直に延びかつ前記浮遊ゲ
   ートエリア上を延び互いに平行であるコントロールゲー
   トラインを有するＥＰＲＯＭセルメモリマトリックスの
   製造方法において、 （ａ）付着された前記第１の多結晶シリコンの表面上に
   電気的な絶縁層を形成し、 （ｂ）第２の多結晶シリコン層を付着させ、（ｃ）前記
   ＥＰＲＯＭセルのゲート構造を縦方向に限定するフォト
   レジストマスクを形成し、（ｄ）前記第２の多結晶シリ
   コン層、前記絶縁層、前記第１の多結晶シリコン層及び
   前記ゲート酸化物層により形成される多層を、前記フォ
   トレジストマスクを通してエッチングし、 （ｅ）ＥＰＲＯＭセルの縦方向に限定されたゲート構造
   に隣接するソース及びドレーンエリアをインプラントし
   かつ再酸化し、前記縦方向に限定されたゲート構造の多
   結晶シリコンの前記層のエッチングされたブランクを酸
   化し、 （ｆ）分離絶縁層を整合するよう付着させ、絶縁物質の
   プラナリゼーション層を付着させ、前記第２の多結晶シ
   リコン層の表面が露出するまで前記プラナリゼーション
   層及び前記整合するよう付着された分離層をエッチング
   し、ＥＰＲＯＭセルの前記マトリックスにより占有され
   たエリアをマスキングし、第２の多結晶シリコン層及び
   電気的絶縁層をエッチングし、残っているマスキングレ
   ジストを除去する各ステップを含み、 更に、 ｉ）第３の多結晶シリコン層を付着させ、 ｉｉ）該第３の多結晶シリコン層を及び該層を通して続
   いてその下に位置する第２の多結晶シリコン層もドープ
   し、 ｉｉｉ）珪化物層を付着させ、 ｉｖ）ＥＰＲＯＭセルの前記ゲート構造及び前記コント
   ロールゲートラインを横方向に限定するためのフォトレ
   ジストマスクを形成し、 ｖ）該フォトレジストマスクを通して、前記珪化物層、
   前記コントロールゲートラインをパターン化する多結晶
   シリコンの第３層及び前記第２の多結晶シリコン層から
   形成される第２のスタックをエッチングし、かつ横方向
   に前記ゲート構造をパターン化するために、自己整列的
   条件で前記電気絶縁層及び前記第１の多結晶シリコン層
   のエッチングを継続し、 ｖｉ）前記第２のスタック層の先行するエッチングによ
   り露出された単結晶シリコンのソース及びドレーンエリ
   アの分離富化インプラントを更に行い、かつ ｖｉｉ）残っているマスキングフォトレジストを除去し
   、前記露出しかつ更にインプラントされたセルのソース
   及びドレーンエリアを再酸化し、絶縁物質層を付着しか
   つソースライン及びドレーンラインコンタクトを形成し
   、かつ金属ソースとドレーンを接続する、 各ステップを含んで成ることを特徴とするＥＰＲＯＭセ
   ルメモリマトリックスの製造方法。