JPS58171864A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58171864A JPS58171864A JP5459482A JP5459482A JPS58171864A JP S58171864 A JPS58171864 A JP S58171864A JP 5459482 A JP5459482 A JP 5459482A JP 5459482 A JP5459482 A JP 5459482A JP S58171864 A JPS58171864 A JP S58171864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にサファイア基板上にシリコン
（８１）膜をヘテロエピタキシャル成長させ、該８１膜
へ半導体素子形成用不純物を導入したＭＯＷ型半導体装
置の構造の改良に関するものである。
（８１）膜をヘテロエピタキシャル成長させ、該８１膜
へ半導体素子形成用不純物を導入したＭＯＷ型半導体装
置の構造の改良に関するものである。
（ｂ） 技術の背景
サファイア基板上にシリコン膜をヘテロエピタ型の不純
物を尋人して類サファイア基板上に属更■の半導体装置
を形成した８０８！１１）ランジスタは、基板がサファ
イアの絶縁体で形成されているので素子間を接−する配
線間の浮遊容態が少ないので広く用いられている。
物を尋人して類サファイア基板上に属更■の半導体装置
を形成した８０８！１１）ランジスタは、基板がサファ
イアの絶縁体で形成されているので素子間を接−する配
線間の浮遊容態が少ないので広く用いられている。
（０） 従来技術と閾厘点
従来のサファイア基板上に形成されているＭＯ８１１の
半導体装−の要部の斜視図を亀１図に示１゜図示するよ
うにサファイア基板上ｉζは素子間分離用の８ｉ ０＠
膜ｌで画定され、シリコン膜で形成された素子形成領域
にＮｌｌ不純物が導入されたソース領域２およびドレイ
ン領域８が形成されている。
半導体装−の要部の斜視図を亀１図に示１゜図示するよ
うにサファイア基板上ｉζは素子間分離用の８ｉ ０＠
膜ｌで画定され、シリコン膜で形成された素子形成領域
にＮｌｌ不純物が導入されたソース領域２およびドレイ
ン領域８が形成されている。
そして該素子形成領域上にはゲート用８１０１膜４を介
してポリシリコンよりなるゲート用電極５が素子間分離
用８ｉｏ虐膜へ延在するように延びて形成されている。
してポリシリコンよりなるゲート用電極５が素子間分離
用８ｉｏ虐膜へ延在するように延びて形成されている。
仁のように従来のサファイア基板に形成したＭＯ８Ｉｌ
ｌの半導体装置はゲート電極６の両端部が素子間分離用
８１０１膜ｌ上に設置された形となっている。これは従
来の半導体装置においては素子間分離用８ｉｏ、膜の巾
寸法が４０−以上１．５μｍもあり十分この８ｉｏ、膜
上でゲート電極を所定の・ｊ法でパターニングすること
ができる。しかし、この素子間分離領域上にまたがるよ
うにゲート電極が設置されずに、ゲート電極の端部ムが
１１２図に示すようにソース領域２およびドレイン領域
８からなる素子形成領域ｚ上に設置されるようになると
ソース、ドレイン間がリークするようになって形成され
る半導体装置が不良品となる。
ｌの半導体装置はゲート電極６の両端部が素子間分離用
８１０１膜ｌ上に設置された形となっている。これは従
来の半導体装置においては素子間分離用８ｉｏ、膜の巾
寸法が４０−以上１．５μｍもあり十分この８ｉｏ、膜
上でゲート電極を所定の・ｊ法でパターニングすること
ができる。しかし、この素子間分離領域上にまたがるよ
うにゲート電極が設置されずに、ゲート電極の端部ムが
１１２図に示すようにソース領域２およびドレイン領域
８からなる素子形成領域ｚ上に設置されるようになると
ソース、ドレイン間がリークするようになって形成され
る半導体装置が不良品となる。
ところで、このような半導体装置は益々高書度に集積化
して形成することが要求され、そのため前述した素子間
分離用出０■膜も巾寸法が８ＯＮ００人位程度のものが
要求されるようになってきている。
して形成することが要求され、そのため前述した素子間
分離用出０■膜も巾寸法が８ＯＮ００人位程度のものが
要求されるようになってきている。
ところでこのように巾寸法が５００人位の狭い８ｉｏ、
膜上にゲート電極の端部が位置するように半導体装置を
形成することはパターンのマスク合せ等の工程で殆んど
不可能である。
膜上にゲート電極の端部が位置するように半導体装置を
形成することはパターンのマスク合せ等の工程で殆んど
不可能である。
（ｄ） 発明の目的
本発明は上述した問題点を解決するもので、狭い素子間
分離用８ｉｏ、膜を有する半導体装置においても、ゲー
ト電極のパターニングが容易な半導体装置の提供を目的
とするものである。
分離用８ｉｏ、膜を有する半導体装置においても、ゲー
ト電極のパターニングが容易な半導体装置の提供を目的
とするものである。
（６） 発明の構成
かかる目的を達成するための本発明の半導体装置＃−そ
れぞれ素子分離領域によって囲まれ、隣接して形成され
たｌｌｌ１および第２の半導体領域と該ｊＩｌの半導体
領域上を横切り、該ｊＩ２の半導体領域上で終端するゲ
ート電極を有することを特徴とするものである半導体装
置。
れぞれ素子分離領域によって囲まれ、隣接して形成され
たｌｌｌ１および第２の半導体領域と該ｊＩｌの半導体
領域上を横切り、該ｊＩ２の半導体領域上で終端するゲ
ート電極を有することを特徴とするものである半導体装
置。
＜ｆ） 発明の実施例
以下図面を用いて本発明の一実施例にっ會詳細に説明す
る。１１８図は本発明の半導体装置の構造を示す斜視図
で第４図より第６図までは本発明の半導体装置を製造す
る場合の１欄を示す断面図である。
る。１１８図は本発明の半導体装置の構造を示す斜視図
で第４図より第６図までは本発明の半導体装置を製造す
る場合の１欄を示す断面図である。
Ｗｓｓ図に示すように本発明の半導体装置はサファイア
基板上に所定のパターンの素子間離用川０１膜１１がそ
の巾寸法を適当に変化させて０．６Ｐ程度の厚さで形成
されている。そしてこの素子間分離用８ｔｏ、膜１１で
画定された領域内にボロン（均を添加したｐＨのｓｉ＊
ｘｇがＯＶＤ法によって埋設されている。そしてこの８
１膜上にはゲート用の８ｉ０１膜１８およびゲート電極
となるｌリシリコ、ン膜１４が形成された後、所定のノ
リーンに、フォトリソグラフィ法およびプラズマエツチ
ング法で所定のパターンに形成されている。そしてこの
パターニングされたポリシリコン膜よりなるゲート電極
をマスクとして基板上にＮ型のリンに）等の不純物が素
子間分離用８ｉｏ＠膜で画定された素子形成領域内へ導
入されてＭＯ８トランジスタのソース領域１５およびド
レイン領域１６が形成される。またゲート電極の両端部
は素子間分離用８１０１膜１１で一定された隣の素子形
成領域まで張り出して延在した形となっている。
基板上に所定のパターンの素子間離用川０１膜１１がそ
の巾寸法を適当に変化させて０．６Ｐ程度の厚さで形成
されている。そしてこの素子間分離用８ｔｏ、膜１１で
画定された領域内にボロン（均を添加したｐＨのｓｉ＊
ｘｇがＯＶＤ法によって埋設されている。そしてこの８
１膜上にはゲート用の８ｉ０１膜１８およびゲート電極
となるｌリシリコ、ン膜１４が形成された後、所定のノ
リーンに、フォトリソグラフィ法およびプラズマエツチ
ング法で所定のパターンに形成されている。そしてこの
パターニングされたポリシリコン膜よりなるゲート電極
をマスクとして基板上にＮ型のリンに）等の不純物が素
子間分離用８ｉｏ＠膜で画定された素子形成領域内へ導
入されてＭＯ８トランジスタのソース領域１５およびド
レイン領域１６が形成される。またゲート電極の両端部
は素子間分離用８１０１膜１１で一定された隣の素子形
成領域まで張り出して延在した形となっている。
このようにすることでゲート電極の両端部は必ずしも、
従来構造のように素子間分離用８ｉｏ、膜上に設置され
ることなく、該ゲート電纏膜の下部にゲート用８ｉ０口
膜があるので、仮に隣接の素子形成領域上にゲート電極
が張り出しても素子間がリークするのは避けられる。
従来構造のように素子間分離用８ｉｏ、膜上に設置され
ることなく、該ゲート電纏膜の下部にゲート用８ｉ０口
膜があるので、仮に隣接の素子形成領域上にゲート電極
が張り出しても素子間がリークするのは避けられる。
このようにすれば従来の半導体装置のようにゲート電極
が素子分離用８ｉｏ、膜上に形成する必要がなくなるの
でパターニングが容易となり半導体装置の製造歩留も向
上し、また寸法の小さい素子間分離用８ｉｏｌ膜が形成
で赤るので高密度に集積化された半導体装置の形成が可
能となる。
が素子分離用８ｉｏ、膜上に形成する必要がなくなるの
でパターニングが容易となり半導体装置の製造歩留も向
上し、また寸法の小さい素子間分離用８ｉｏｌ膜が形成
で赤るので高密度に集積化された半導体装置の形成が可
能となる。
このような半導体装置を製造するにはｊＩ４図に示すよ
うにまずサファイア基板２１上に厚さ０．６声のシリコ
ン膜２２をＣＥＶＤ法によってヘテロエピタキシャル成
長する。その後咳シリコン膜上ニ８ｉａＮ４膜２ｇをＯ
ＶＤ法ｊｃ ヨッテ２００ＯＮ８００ＯＡ（７）厚さで
形成する。その後該８ｉ、Ｎ、膜上にホトレジスト膜を
塗布後、該ホトレジスト膜をホトリソグラフィ法で所定
のパターンに形成後、該パターニングされたレジスト膜
をマスクとして下部の８−ヘ膜を所定のパターンにσ偽
ガスを用いてプラズマエツチングして形成した後、咳パ
ターニングされた８ｊｓ！％膜をマスクとして下部の８
１膜２２を所定のパターンに形成する。
うにまずサファイア基板２１上に厚さ０．６声のシリコ
ン膜２２をＣＥＶＤ法によってヘテロエピタキシャル成
長する。その後咳シリコン膜上ニ８ｉａＮ４膜２ｇをＯ
ＶＤ法ｊｃ ヨッテ２００ＯＮ８００ＯＡ（７）厚さで
形成する。その後該８ｉ、Ｎ、膜上にホトレジスト膜を
塗布後、該ホトレジスト膜をホトリソグラフィ法で所定
のパターンに形成後、該パターニングされたレジスト膜
をマスクとして下部の８−ヘ膜を所定のパターンにσ偽
ガスを用いてプラズマエツチングして形成した後、咳パ
ターニングされた８ｊｓ！％膜をマスクとして下部の８
１膜２２を所定のパターンに形成する。
その後一旦全面にホトレジスト膜を塗布後、該ホトレジ
スト膜に所定のパターンの窓を形成したのら、該パター
ニングせるホトレジスト膜をマスクとして大面積の素子
間分離用８ｉｏ＠膜の形成予定領域上の８ ｉ ＩＮ４
膜２８ム、２８Ｂをプラズマエツチングで除去してから
、その下の８１膜をもプラズマエ・ノチノグして骸８１
膜の厚さが始めの約１７２の８０００人の厚さとなるよ
うにエツチングして除去する。
スト膜に所定のパターンの窓を形成したのら、該パター
ニングせるホトレジスト膜をマスクとして大面積の素子
間分離用８ｉｏ＠膜の形成予定領域上の８ ｉ ＩＮ４
膜２８ム、２８Ｂをプラズマエツチングで除去してから
、その下の８１膜をもプラズマエ・ノチノグして骸８１
膜の厚さが始めの約１７２の８０００人の厚さとなるよ
うにエツチングして除去する。
＠５図はこのようにして形成した状態を示すもので大面
積の素子間分離用８ｉｏ、膜が必要な部分用膜２２Ａ、
２２拗Ｓ遣択的に始めの厚さの約１／２の８０００人と
なっている。
積の素子間分離用８ｉｏ、膜が必要な部分用膜２２Ａ、
２２拗Ｓ遣択的に始めの厚さの約１／２の８０００人と
なっている。
その後この状態で８ｉ＠Ｎ−膜２８をマスクとして基板
を加熱して８１膜２２．２２ム、２２Ｂを熱酸化する。
を加熱して８１膜２２．２２ム、２２Ｂを熱酸化する。
すると選択して露出している８１膜２２ム、２２Ｂの表
面が酸化され、８４−膜２８で−われでいる部分のＳｉ
膜２２はその側面のみ酸化膜が形成される。
面が酸化され、８４−膜２８で−われでいる部分のＳｉ
膜２２はその側面のみ酸化膜が形成される。
次ｌこ８ｉ１Ｎ、膜２８をＯＦ、ガスを”用いたプラズ
マエツチングやリン酸によるウェットエツチングで除去
し１このら、その８ｉ、Ｎ−膜２βのＦｉｇの８１膜２
２をトリフルオルメタンガスを反応ガスとしたブラズ”
？エツチングや弗酸と硝酸の混液によるウェットエツチ
ングで除去する。この場合８１膜２２の側面に形成され
ている８ｉｏｌ膜および８ｉ膜２２ム、２２Ｂが酸化さ
れた８ｉｏ、膜は殆んどこの反応ガスやウェットエツチ
ングでエツチングさオｔない。このようにして形成され
た状態を第６図に示す。図で２４はこのようにして形成
された厚さ約６００ ＧＡ ８１度で巾６０００Ａの寸
法の小さい素子間分離用８ｉｏ＠膜で２４ム、２４Ｂ、
２４（３は大面積の素子間分離用８ｉｏ、膜である。
マエツチングやリン酸によるウェットエツチングで除去
し１このら、その８ｉ、Ｎ−膜２βのＦｉｇの８１膜２
２をトリフルオルメタンガスを反応ガスとしたブラズ”
？エツチングや弗酸と硝酸の混液によるウェットエツチ
ングで除去する。この場合８１膜２２の側面に形成され
ている８ｉｏｌ膜および８ｉ膜２２ム、２２Ｂが酸化さ
れた８ｉｏ、膜は殆んどこの反応ガスやウェットエツチ
ングでエツチングさオｔない。このようにして形成され
た状態を第６図に示す。図で２４はこのようにして形成
された厚さ約６００ ＧＡ ８１度で巾６０００Ａの寸
法の小さい素子間分離用８ｉｏ＠膜で２４ム、２４Ｂ、
２４（３は大面積の素子間分離用８ｉｏ、膜である。
このようにした状態でＣＶｌ）法によって単結晶ノ８ｉ
膜ヲ８ｉｏ１膜２４ 、２４ム、２４Ｂ、２４０で画定
された領域内へ埋設するようにしてＣｖｉ）法でヘテロ
エピタキシャル成長させる。
膜ヲ８ｉｏ１膜２４ 、２４ム、２４Ｂ、２４０で画定
された領域内へ埋設するようにしてＣｖｉ）法でヘテロ
エピタキシャル成長させる。
次いでゲート用８４ｏ＠膜およびポリ８ｉゲート電極用
ポリ８１膜をＯＶＤ法により形成したのち、その上にホ
トレジスト膜を塗布後咳ホトレジスト膜を所定パターン
にホトリソグラフィ法で形成する。
ポリ８１膜をＯＶＤ法により形成したのち、その上にホ
トレジスト膜を塗布後咳ホトレジスト膜を所定パターン
にホトリソグラフィ法で形成する。
その後練ホトレジスト膜をマスクとして下部のポリ８ｉ
膜およびその下の８ｉｏ、膜をＯＦ、ガスを用いたプラ
ズマエツチングにより所定のパターンに形成する。この
状部が前述した第８図に示すような構造となる。その他
の実施例として素子形成領域をｌ ｆ所のみまたぐよう
な構造でなく２ケ所ゲート［４Ｑかまたぐような構造で
もよい。
膜およびその下の８ｉｏ、膜をＯＦ、ガスを用いたプラ
ズマエツチングにより所定のパターンに形成する。この
状部が前述した第８図に示すような構造となる。その他
の実施例として素子形成領域をｌ ｆ所のみまたぐよう
な構造でなく２ケ所ゲート［４Ｑかまたぐような構造で
もよい。
■） 発明の効果
このようにすればゲート電極がゲート用８ｊｏ、膜が絶
縁膜となってこの８ｉｏ、膜を介してゲート電極が他の
素子形成領域へ張り出す形となり、そのため従来の構造
のように素子間分離用８ｉｏ、膜上でのみゲート電極の
端部を設置する必要がなくなり、バターノ合せが容易と
なり、かつ素子間分離用ｂｖ＋＠膜の面構も小さく出来
るので形成される半導体素子が高密度なものとなる。ま
た素子間分離Ｓｉｎ、膜の面積も寸法を自由に変えて形
成されるので、素子形成のパターンの設計の自由度も向
上する利点を生じる。
縁膜となってこの８ｉｏ、膜を介してゲート電極が他の
素子形成領域へ張り出す形となり、そのため従来の構造
のように素子間分離用８ｉｏ、膜上でのみゲート電極の
端部を設置する必要がなくなり、バターノ合せが容易と
なり、かつ素子間分離用ｂｖ＋＠膜の面構も小さく出来
るので形成される半導体素子が高密度なものとなる。ま
た素子間分離Ｓｉｎ、膜の面積も寸法を自由に変えて形
成されるので、素子形成のパターンの設計の自由度も向
上する利点を生じる。
納１図は従来の半導体装置の構造を示す斜視図第２図は
従来の半導体装置の不具合を示す図、第８図は本発明の
半導体装置の構造を示す斜視図、９４図より１１６図ま
では本発明の半導体装置の製造工程を示す斜視図である
。 図において１．１１．２４．２４ム、 ２４Ｂ、 ２４
０は素子間分離用８１０１膜、２・１６はソース領域、
８．１６はドレイン領域、４．１８はゲート用８ｉｏ−
膜、６゜１４はゲート電極、１２は素子形成領域、２１
はサファイア基板、２２．２２ム、２２Ｂは８ｉ膜、２
８゜２８ム、２８Ｂは８ｉａＮ−膜、ムはゲート電極の
端部を示す。
従来の半導体装置の不具合を示す図、第８図は本発明の
半導体装置の構造を示す斜視図、９４図より１１６図ま
では本発明の半導体装置の製造工程を示す斜視図である
。 図において１．１１．２４．２４ム、 ２４Ｂ、 ２４
０は素子間分離用８１０１膜、２・１６はソース領域、
８．１６はドレイン領域、４．１８はゲート用８ｉｏ−
膜、６゜１４はゲート電極、１２は素子形成領域、２１
はサファイア基板、２２．２２ム、２２Ｂは８ｉ膜、２
８゜２８ム、２８Ｂは８ｉａＮ−膜、ムはゲート電極の
端部を示す。
Claims (1)
- それぞれ素子分離領域によって囲まれ、隣接して形成さ
れた第１および＠２の半導体領域と畝端１の半導体領域
上を横切り、鎖＠２の半導体領域上で終端するゲート電
極を有することを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5459482A JPS58171864A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置 |
| DE8383301696T DE3380285D1 (en) | 1982-03-26 | 1983-03-25 | Mos semiconductor device and method of producing the same |
| EP83301696A EP0090624B1 (en) | 1982-03-26 | 1983-03-25 | Mos semiconductor device and method of producing the same |
| US06/846,486 US4665419A (en) | 1982-03-26 | 1986-04-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5459482A JPS58171864A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171864A true JPS58171864A (ja) | 1983-10-08 |
| JPH0547993B2 JPH0547993B2 (ja) | 1993-07-20 |
Family
ID=12975047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5459482A Granted JPS58171864A (ja) | 1982-03-26 | 1982-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171864A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1992700A1 (en) | 2007-05-16 | 2008-11-19 | FUJIFILM Corporation | Method for producing dry analytical element for pancreatic lipase measurement |
| EP2003450A1 (en) | 2007-06-12 | 2008-12-17 | Fujifilm Corporation | Dry analytical element for lipase measurement |
| EP2105509A1 (en) | 2008-03-25 | 2009-09-30 | Fujifilm Corporation | Multilayer dry analytical element for pancreatic lipase measurment |
| EP2105508A1 (en) | 2008-03-25 | 2009-09-30 | Fujifilm Corporation | Dry analytical element for pancreatic lipase measurement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518023A (en) * | 1978-07-26 | 1980-02-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and method of fabricating the same |
-
1982
- 1982-03-31 JP JP5459482A patent/JPS58171864A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518023A (en) * | 1978-07-26 | 1980-02-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1992700A1 (en) | 2007-05-16 | 2008-11-19 | FUJIFILM Corporation | Method for producing dry analytical element for pancreatic lipase measurement |
| EP2003450A1 (en) | 2007-06-12 | 2008-12-17 | Fujifilm Corporation | Dry analytical element for lipase measurement |
| EP2105509A1 (en) | 2008-03-25 | 2009-09-30 | Fujifilm Corporation | Multilayer dry analytical element for pancreatic lipase measurment |
| EP2105508A1 (en) | 2008-03-25 | 2009-09-30 | Fujifilm Corporation | Dry analytical element for pancreatic lipase measurement |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547993B2 (ja) | 1993-07-20 |
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