JPH03272169A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術［第７図、第８図］ Ｄ１発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 １１作用 Ｇ、実施例［第１図乃至第６図］ ａ、第１の実施例［第１図、第２図］ ｂ、第２の実施例［第３図、第４図］ Ｃ１第３の実施例［第５図、第６図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は半導体記憶装置、特にアルファ線によるソフト
エラーを少なくすることができ、ビットコンタクトを取
り易くできる半導体記憶装置に関する。

（Ｂ、発明の概要） 本発明は、半導体記憶装置において、 ソフトエラーを少なくするため、 ワードラインの隣り合うものどうしを異なる層として形
成し、各ワードライン間に各コンクタト部をセルファラ
インにより形成し、 あるいは、素子間分離領域にトレンチを形成し、該トレ
ンチの底部に半導体基板と逆導電型の高濃度半導体層を
設けたものであり、 また、ビットコンタクトを取り易くしビットコンタクト
部の信頼性を高めるため、 選択部分間の間隔を非選択部分・選択部分間の間隔より
も小さくし、選択部分間のビットコンタクト部にスタッ
クトキャパシタの下部電極と同層の電極層を埋め込んだ
ものである。

（Ｃ，従来技術）［第７図、第８図１ ダイナミツクＲＡＭの一つのタイプとして半導体基板上
において多結晶シリコンからなる下部電極と同じく多結
晶シリコンからなる上部電極とを誘電体膜を挟んで対向
させて情報蓄積用のキャパシタを構成したスタックトキ
ャパシタタイプがあり、例えば月刊Ｓｅｍ１ｃｏｎｃｌ
ｕｃｔｏｒ　Ｗｏｒｌｄ　１９８８．２（プレスジャー
ナル社）３１〜３６頁「４Ｍ、１６ＭＤＲＡＭの行方−
積層容量と溝形容量−」に構造が紹介されている。

第７図はスタックトキャパシタ型ダイナミックＲＡＭの
代表例を示す断面図、第８図は各ワードラインの平面形
状を示す平面図である。

図面において、１ばｐ型半導体基板、２は選択酸化によ
り形成されたフィールド絶縁膜、３はゲート絶縁膜、４
は第１層目の多結晶シリコン膜、５は高融点金属（例え
ばタングステン）シリサイド膜で、該高融点シリサイド
膜５と第１層目の多結晶シリコン膜４とでポリサイドと
称されるワードライン（ゲート電極）Ｗが構成されてい
る。６はワードライン（ゲート電極）Ｗの側面に形成さ
れたシリコン酸化物からなるサイドウオール、７及び８
は半導体基板ｌの表面部に形成されたｎ′″型拡散拡散
拡散層で設けられた一対のスイッチングトランジスタの
ソース・ドレインを成す。そのうちの拡散層８は一対の
スイッチングトランジスタが共有する中央の拡散層で、
ビットラインに接続され、両端の拡散層７．７はスタッ
クトキャパシタ（の後述する下部電極１１．１１）に接
続されている。

９はスイッチングトランジスタ上を覆う層間絶縁膜、１
０．１０は該層間絶縁膜９に選択的に形成されたところ
の拡散層７．７０表面を露出させるコンタクトホール、
１１．１１は第２層目の多結晶シリコン層で、１１は情
報蓄積用の容量素子の下部電極を威し、コンタクトホー
ル１０゜１０を通じて拡散層７．７に接続されている。

１２は下部電極１】、１１の表面に形成された誘電体膜
で、図面では太い実線にて示したが例えばＳ　ｉ　Ｏ２
膜とＳｉＮ膜とＳｉＯ２の３層構造を有している。１３
は該誘電体膜１２を介して上記下部電極１１ａと対向す
る上部電極で、第３層目の多結晶シリコン層からなる。

１４は上部電極１３上を覆う眉間絶縁膜、１５は該層間
絶縁膜１４及び上記層間絶縁膜９に形成されたところの
拡散層８の表面を露出させるビットコンタクトホール、
１６は層間絶縁膜１４上を通るアルミニウムからなるビ
ットラインで、該コンタクトホールエ５を通じて拡散層
８に接続されている。

尚、第７図に示す断面図の最も左側のワードラインはそ
の断面では非選択ワードラインＷａその一つ右側のワー
ドラインは同じく選択ワードラインｗｂ、、更にその一
つ右側のワードラインは同じく選択ワードラインＷｂ２
　、そして最も右側のワードラインは同じく非選択ワー
ドラインＷ　ａ　２である。

そして、ゲート電極からなる各ワードラインはすべて同
層のポリサイド膜より同時に形成されており、平面形状
が帯状を成し、また、コンタクト部は眉間絶縁膜９を選
択的にエツチングすることにより形成されていた。

（Ｄ、発明が解決しようとする問題点）ところで、スタ
ックトキャパシタ型の半導体記憶装置は確かにブレーナ
型ＤＲＡＭ、トレンチキャパシタ型のＤＲＡＭに比較し
て拡散層の面積を狭くでき、アルファ線によるソフトエ
ラーが少ないとはいえる。

しかしながら、ソフトエラーはより少ないこと、理想的
には発生率が０であることが好ましいのであり、スタッ
クトキャパシタ型の半導体記憶装置においてもよりソフ
トエラーを少なくすることが要求されており、その要求
は無視できないのである。

また、従来の半導体記憶装置には、ビットライン１６の
拡散層８とのコンタクト部１５における段差が大きく、
段切れが生じ易いという問題もあった。というのは、元
来、ビットライン１６はアルミニウムのスパッタリング
により行われるのでステップカバレッジが良いとはいえ
ない。しかも、ビットコンタクト部は眉間絶縁膜１４．
９を通して拡散層８の表面に達するのできわめて深く、
段差が大きい。従って、段切れが生じ易いのである。

本発明はこのような問題点を解決すべく為されたもので
あり、第１にソフトエラーの減少を図ることを目的とし
、第２にビットコンタクトを取り易くしビットコンタク
ト部の信頼度を高めることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体記憶装置の第１のものは、一つの非選択部
分及びそれから一つ飛んだ選択部分と、他の非選択部分
及び他の選択部分を異なる層として形成し、各ワードラ
イン間に各コンタクト部をセルファラインにより形成し
たことを特徴とする。

本発明半導体記憶装置の第２のものは、素子間分離領域
にトレンチを形威し、該トレンチの底部に半導体基板と
逆の導電型で高濃度の半導体層を設けたことを特徴とす
る。

本発明半導体記憶装置の第３のものは、選択部分間の間
隔を非選択部分・選択部分間の間隔よりも小さくし、選
択部分間のビットコンタクト部にスタックトキャパシタ
の下部電極と同層の電極層を埋め込んだことを特徴とす
る。

（Ｆ、作用） 本発明半導体記憶装置の第１のものによれば、一つの非
選択部分及びそれから一つ飛んだ選択部分と、他の非選
択部分及び他の選択部分とが異なる層となるようにワー
ドラインを形成し、各コンタクト部を各ワードライン間
にセルファラインにより形成したので、拡散層をより小
さくできる。

というのは、従来の場合だと、眉間絶縁膜、サイドウオ
ールがワードライン間に介在せざるを得ない構造なので
、コンタクトのために最小限必要な面積よりも拡散層の
面積が相当に広くならざるを得なかった。しかも、コン
タクトホールはフォトリングラフィにより形成していた
のでマスク合せ誤差を考慮してマージンをとらなければ
ならなかった。しかるに、本半導体記憶装置だとワード
ラインの形状を変えることによりワードライン間にセル
ファラインによってコンタクトポールな形成できるよう
にするので、拡散層の面積をコンタクトのために最小限
必要な面積よりも僅かに広い程度で済ますことができる
。そして、拡散層の面積を小さくすることができるので
、アルファ線によるエレクトロンあるいはホールが拡散
層に侵入する可能性が少なくなり、延いてはソフトエラ
ーの発生率が少なくなる。

本発明半導体記憶装置の第２のものによれば、素子形成
領域がトレンチに囲まれ、そのトレンチの底部に基板と
逆導電型の高濃度半導体層が形成されているので、基板
の深いところに侵入するアルファ線によって生じたエレ
クトロンあるいはホールは、半導体基板表面にあるスイ
ッチングトランジスタのソース、ドレインをなす拡散層
よりも深いところにある上記高濃度半導体層の方に吸収
され易くなり、その分ソフトエラーが生じにくくなる。

本発明半導体記憶装置の第３のものによれば、選択部分
間の間隔が非選択部分・選択部分間の間隔よりも小さく
されているので、非選択部分・選択部分量上にスタック
トキャパシタの下部電極を形成するときに同時に選択部
分間のビットコンタクト部を下部電極と同層の電極層で
埋めることが可能になる。従って、ビットラインはこの
電極層と接続されるように形成すれば良く、ビットコン
タクト部の段差は相当に小さくできる。

依って、ビットコンタクトをとり易くし、ビットコンタ
クト部における信頼度を高めることができる。

（Ｇ、実施例）［第１図乃至第６図ゴ 以下、本発明半導体記憶装置を図示実施例に従って詳細
に説明する。

（ａ、第１の実施例）［第１図、第２図］第１図、第２
図は本発明半導体記憶装置の第１の実施例を示すもので
、第１図は断面図、第２図は各ワードラインＷａ＋　、
Ｗｂ＋　、Ｗｂ２、Ｗ　ａ　２を示す平面図である。

図面において、１はｐ型半導体基板、２はフィールド絶
縁膜、３はゲート絶縁膜、ＷａＷｂ＋　、Ｗｂ２．Ｗａ
２はポリサイドからなるワードラインであり、最も左側
のワードラインＷ　ａ　ｌ　とそれから１つ飛び越した
ワードライン（右側から２番目のワードライン）Ｗｂ２
とは同時に同層のポリサイドによって形成されている。

また、残りのワードラインＷｂ＋　、Ｗａ２．即ち、最
も右側のワードラインＷ　ａ　２とそれから１つ飛び越
したワードライン（左側から２番目のワードライン）ｗ
ｂ、とは前記ポリサイドの上層のポリサイドによって形
成されている。

このワードラインＷａ＋　、Ｗｂ＋　、Ｗｂｚ、１ Ｗａ２は第２図に示すように互いに一部が重なり合うよ
うに近接して形成され、コンタクト部はワードラインＷ
ａ＋　、Ｗｂ＋　、Ｗｂｚ　、Ｗａ２に切欠を設けるこ
とにより形成している。

尚、ワードラインＷ　ａ　＋　とＷ　ａ　２の各型なり
部分は下層のポリサイドの表面に酸化膜を形成すること
により電気的絶縁をとっている。

６はサイドウオール、７．８は半導体基板１の表面に形
成された拡散層、９ａは絶縁薄膜、１０．１０は拡散層
７．７とのコンタクトを取るためのコンタクトホール、
１１はスタックトキャパシタの下部電極、１２はスタッ
クトキャパシタの誘電体膜、１３はスタックトキャパシ
タの上部電極、１４は層間絶縁膜、１５はビットライン
と拡散層を接続させるコンタクトホール（ビットコンタ
クトホール）、１６はアルミニウムからなるビットライ
ンである。

このような半導体記憶装置によれば、互いに隣合うワー
ドラインＷは別のボリザイド層により構成することによ
って近接して配置することがで２ き、また、コンタクトホールは切欠を有するワードライ
ンの間にセルアラインにより形成されるので、コンタク
トホール１０．１５をきわめて小さくすることができる
と共に拡散層７．８を小さくすることができる。

従って、その分アルファ線により発生したエレクトロン
が拡散層７．８によって吸収される可能性が少なくなり
ソフトエラーの発生率が少なくなる。

また、セルサイズを小さくしてもスイッチントランジス
タは拡散層７・８間に広いチャンネル幅、チャンネル長
を確保することができる。従って、必要なパワーの確保
、ショートチャンネル効果の防止は支障なく行うことが
できる。

（ｂ、第２の実施例）［第３図、第４図］第３図は本発
明半導体記憶装置の第２の実施例を示す断面図、第４図
（Ａ）、（Ｂ）は製造方法を工程順に示す断面図である
。

本半導体記憶装置は素子間分離をトレンチにより行い、
トレンチの底面側に基板と逆導電型の高濃度半導体層を
有し、トレンチの側面側にチャンネルストッパを有する
点で特徴を有するが、それ以外の点では特徴がない。そ
こで、特徴点のみについて説明することとする。

１８は素子間分離領域に形成されたトレンチ、１９はト
レンチ１８を埋める例えばＳ　ｉ　Ｏａからなる絶縁膜
、２０はトレンチ１８の底側に形成されたｎ４型（ｐ型
半導体基板と逆の導電型）の半導体層であり、半導体基
板１の表面から深いところに侵入するアルファ線により
発生したエレクトロンを吸収する役割を果す。２１はト
レンチ１８の側面に形成されたｐ＋型チャンネルストッ
パである。

トレンチ１８は上から見て格子状に形成されてセル領域
を仕切っており、上記半導体層２０はその格子状のトレ
ンチ１８の底側にあるのでやはり格子状に連なっている
。従って、半導体基板１の表面から相当に深いところに
侵入するアルファ線によって発生するエレクトロンは、
基板表面のスイッチングトランジスタの拡散層７．８よ
りも深いところで格子状に拡がる高濃度拡散層２０の方
に吸収され易くなる。従って、ソフトエラーの発生率が
少なくなる。この高濃度拡散層２０は格子状に拡がって
おり、面積が大きい。従って、エレクトロンが多少入っ
てもそれによって電位変動はしない。依って、特に他の
配線に接続する必要はなく、フローティングさせたまま
でよい。

第４図（Ａ）、（Ｂ）は第３図に示す半導体記憶装置の
製造方法を工程順に示す断面図である。

（Ａ）先ず、半導体基板１の表面に５ｉｎｓ膜２２を形
成した後、素子間分離領域のＳｉＯ□膜２２及び半導体
基板１表面部を異方性エツチングすることによりトレン
チ１８を形成する。次に、垂直イオン打込みによりｎ型
不純物（ｎ）を半導体基板１にドープする。次に、斜め
イオン打込みによりｐ型不純物（ｐ＞を半導体基板にド
ープする。

すると、同図（Ａ）に示すようにトレンチ１８の底面側
にｎ型不純物が多くドープされ、側　５ 面側にｐ型不純物が多くドープされる。

ＣＢ）次に、ＣＶＤによりＳｉＯ２膜１９膜形９膜形９
の後全面エッチバックすることにより同図（Ｂ）に示す
ようにトレンチ１８をＳｉＯ□膜１９膜上９埋め込んだ
状態になる。

その後、トレンチ２１によって分離された各領域内にＤ
ＲＡＭセルを形成する。

このような半導体記憶装置によれば、プロセスをほとん
ど増すことなくソフトエラーの発生率を少なくすること
ができる。

尚、この技術的思想はＳＲＡＭにも応用が可能である。

（ｃ、第３の実施例）［第５図、第６図］第５図、第６
図は本発明半導体記憶装置の第３の実施例を示すもので
、第５図は断面図、第６図（Ａ）乃至（Ｅ）は半導体記
憶装置の製造方法を工程順に示す断面図である。

本半導体記憶装置は第１図、第２図に示した半導体記憶
装置と共通する部分を有し、その共通部　６ 分については既に説明済なので、特徴的についてのみ詳
細に説明する。

本半導体記憶装置は、ワードラインｗｂｌ、Ｗ　ｂ　２
間が、スタックトキャパシタの下部電極１１をＣＶＤに
より形成したときビットコンタクトホール１５がその下
部電極１１の材料により埋まってしまうような狭い間隔
に形成されている。

即ち、眉間絶縁膜９ｂのビットコンタクトホール１５が
下部電極１１の厚さの２倍程度がそれ以下の径になるよ
うにしておく。一方、ワードラインＷ　ａ　ｒ　・Ｗ　
ｂ　＋間、Ｗｂ＊　”Ｗａｓ間についてはコンクタトホ
ール１０の径が下部電極１１の厚さの２倍よりも相当に
広くなるように充分な間隔がとられている。従って、下
部電極１１によってはコンタクトホールｌＯ内に埋め込
まれず、下部電極１１には段差が生じる。従って、スタ
ックトキャパシタの静電容量の増大を図ることには支障
をきたさない。

そして、ワードラインＷ　ａ　＋　、　Ｗ　ｂ　＋、Ｗ
　ｂ　２　、Ｗ　ａ　２を覆う上記層間絶縁膜９ｂ自身
平担化され、またこれに形成されたビットコンタクトホ
ール１５は下部電極］ｌと同じ材料により埋め込まれて
、中継電極１１ａとなっている。即ち、該電極１１ａは
拡散層８ａと、アルミニウムからなるビットライン１６
との間を接続している。

従って、アルミニウムからなるビットライン１６のコン
タクト部における段差は小さくて済み、段切れが生じに
くい。

第６図（Ａ）乃至（Ｅ）は第５図に示した半導体記憶装
置の製造方法を工程順に示す断面図である。

（Ａ）選択酸化、ゲート絶縁膜の形成、ワードラインの
形成、ライトドープデイフュージョン、ソース、ドレイ
ンの形成を終えると、同図（Ａ）に示すように基板表面
に平坦化された眉間絶縁膜９ｂを形成する。この平坦な
層間絶縁膜９ｂの形成はＳ　ｉ　Ｏ２のＣＶＤによる形
成、表面平坦化処理、ＳｉＯ２の再度ＣＶＤにより行う
ことができる。

（Ｂ）次に、同図（Ｂ）に示すようにコンタクトホール
１０．１５を形成する。ビットラインを拡散層８に接続
させるためのコンタクトホール１５の径が小さく、スタ
ックトキャパシタと拡散層７を接続させるコンタクトホ
ール］、Ｏの径が大きいこと前述のとおりである。

（Ｃ）次に、同図（Ｃ）に示すようにスタックトキャパ
シタの下部電極膜（多結晶シリコンからなる）１１をＣ
ＶＤにより形成する。

コンタクトホール１５はその径が下部電極１１の膜厚の
２倍程度あるいはそれ以下しかないので下部電極膜１１
により埋まってしまう。それに対して、コンタクトホー
ル１０はその径が下部電極膜１１の膜厚の２倍よりも相
当に大きいので下部電極膜１１で埋まるということはな
く、そこには段差があり、従って表面積が広い下部電極
膜１１が形成され、スタックトキャパシタの静電容量の
増大を図ることができるのである。

（Ｄ）次に、下部電極膜１１をバターニングすべく同図
（Ｄ）に示すようにレジスト膜２３でマス　９ りする。この場合、当然のことながら、ビットコンタク
トホール１５上はマスクしない。

（Ｅ）次に、同図（Ｅ）に示すように、上記下部電極膜
１１をその膜厚分エツチングする。すると、当然に下部
電極１１が所定のパターンに形成される。しかし、ビッ
トコンタクトホール１５を埋める電極（これにｒｌｌａ
Ｊという符号を与える。）ｌｌａは上の部分が少しエツ
チングされるだけで基本的にはほとんどエツチングされ
ない。

その後は通常の半導体記憶装置の場合と全く同じように
、誘電体膜の形成、上部電極の形成（ＣＶＤ及びバター
ニング）、層間絶縁膜の形成、ビットコンタクトボール
の形成、ビットラインの形成（スパッタリング及びバタ
ーニング）を行う。

すると、第５図に示すような半導体記憶装置ができる。

（Ｈ、発明の効果） 以上に述べたように、本発明半導体記憶装置の　０ 第１のものは、一つの断面で非選択部分、選択部分、選
択部分、非選択部分という位置関係になるように配置さ
れたワードラインの隣り合うものどうしが異なる層とし
て形成され、上記各ワードライン間に各コンタクト部が
セルファラインにより形成されてなることを特徴とする
ものである。

従って、本発明半導体記憶装置の第１のものによれば、
ワードラインの形状によって各ワードライン間に各コン
タクト部を各セルファラインにより形成することができ
るので、拡散層をより小さくできる。そして、拡散層の
面積を小さくすることができるので、アルファ線による
エレクトロンあるいはホールが拡散層に侵入する可能性
が少なくなり、延いてはソフトエラーの発生率が少なく
なる。

本発明半導体記憶装置の第２のものは、素子間分離領域
にトレンチが形成され、該トレンチの底部に半導体基板
と逆の導電型の高濃度半導体層が形成されてなることを
特徴とするものである。

従って、本発明半導体記憶装置の第２のものによれば、
素子形成領域がトレンチに囲まれ、そのトレンチの底部
に基板と逆導電型の高濃度半導体層が形成されているの
で、基板の深いところに侵入するアルファ線によって生
じたエレクトロンあるいはホールは、半導体基板表面に
あるところのスイッチングトランジスタのソース、ドレ
インをなす拡散層よりも深いところにある上記高濃度半
導体層に吸収され易くなり、その分ソフトエラーが生じ
にくくなる。

本発明半導体記憶装置の第３のものは、一つの断面で非
選択部分、選択部分、選択部分、非選択部分という位置
関係になるように配置されたワードラインが、選択部分
間の間隔が非選択部分・選択部分間の間隔よりも小さく
なるように形成され、選択部分間に形成されたビットコ
ンタクト部にスタックトキャパシタの下部電極と同層の
電極層が埋め込まれてなることを特徴とするものである
。

従って、本発明半導体記憶装置の第３のものによれば、
選択部分間の間隔が非選択部分・選択部分間の間隔より
も小さくされているので、非選択部分・選択部分量上に
スタックトキャパシタの下部電極を形成するときに同時
に選択部分間のビットコンタクト部を下部電極と同層の
電極層で埋めることが可能になる。従って、ビットライ
ンはこの電極層と接続されるように形成すれば良く、ビ
ットコンタクト部の段差は相当に小さくできる。

依って、ビットコンタクトをとり易くし、ビットコンタ
クト部における信頼度を高めることができる。

【図面の簡単な説明】

第１図及び第２図は本発明半導体記憶装置の第１の実施
例を示すもので、第１図は断面図、第２図は各ワードラ
イン、各コンタクトホール、素子形成領域の位置関係を
示す平面図、第３図及び第４図は本発明半導体記憶装置
の第２の実施例を説明するためのもので、第３図は断面
図、第４図（Ａ）、（Ｂ）は製造方法を工程順に示す断
面３ 図、第５図及び第６図は本発明半導体記憶装置の第３の
実施例を説明するためのもので、第５図は断面図、第６
図（Ａ）乃至（Ｅ）は製造方法を工程順に示す断面図、
第７図及び第８図は半導体記憶装置の従来例を示すもの
で、第７図は断面図、第８図は平面図である。 　４ 符号の説明 Ｗ・・・ワードライン、 Ｗａ・・・非選択部分、 ｗｂ・・・選択部分、 ｌ・・・半導体基板、 １０・・・コンタクト部、 １１・・・下部電極、 １１ａ・・・下部電極と同じ材料からなる電極層、 １５・・・ビットコンタクト部、 １８・・・トレンチ、 ２０・・・半導体基板と逆導電型の高濃度半導体装置 □−→≧） ４２７−

Claims (3)

【特許請求の範囲】
1. （１）一つの断面で非選択部分、選択部分、選択部分、
   非選択部分という位置関係になるように配置されたワー
   ドラインの隣り合うものどうしが異なる層として形成さ
   れ、 上記各ワードライン間に各コンタクト部がセルファライ
   ンにより形成されてなることを特徴とする半導体記憶装
   置
2. （２）半導体基板の素子間分離領域にトレンチが形成さ
   れ、上記トレンチの底部に上記半導体基板と逆の導電型
   の高濃度半導体層が形成されてなることを特徴とする半
   導体記憶装置
3. （３）一つの断面で非選択部分、選択部分、選択部分、
   非選択部分と配列された位置関係になるように配置され
   たワードラインが、選択部分間の間隔が非選択部分・選
   択部分間の間隔よりも小さくなるように形成され、選択
   部分間に形成されたビットコンタクト部にスタックトキ
   ャパシタの下部電極と同層の電極層が埋め込まれてなる
   ことを特徴とする半導体記憶装置